JP2012255693A - 半導体集積回路及びその制御方法 - Google Patents

Abstract

【課題】精度の高いディレイテストを行うことが可能な半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路１は、クロック信号ＣＬＫに同期して動作する複数のレジスタを有する内部回路１１と、クロック信号ＣＬＫに同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路１２と、遅延測定モードの場合に、遅延測定回路１２に対してのみクロック信号ＣＬＫを供給し、電圧検出モードの場合に、内部回路１１及び遅延測定回路１２に対してクロック信号ＣＬＫを供給するクロック供給回路１３と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路及びその制御方法に関する。

半導体集積回路の高機能化、多機能化及び大規模化により、当該半導体集積回路をテストする際のテストパターンが複雑になるとともにテスト品質が低下するという問題が発生している。このような問題を解決するため、半導体集積回路内にテストを行う仕掛けを組み入れる設計、いわゆるテスト容易化設計（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ）が採用されている。

ＤＦＴには、構造化テストの手法が用いられている。構造化テストは回路の機能ではなく構造の分析を基にしたテストであり、故障モデルに基づいて生成したテストパターンを用いてテストする。このため、テストパターンの作成時に回路機能を理解する必要が無く、自動化が可能である。構造化テストは、短時間で高い故障検出率を得ることができる、という利点がある。

構造化テストの代表的なテストに、スキャンテストがある。スキャンテストでは、設計段階で通常のフリップフロップ（以下、単にＦＦと称す）がスキャンＦＦに置き換えられる。なお、スキャンＦＦとは、通常データとテスト用データとをモードに応じて切り替えて入力可能なＦＦのことである。

スキャンテストでは、複数のスキャンＦＦがシフトレジスタ状に接続されることにより、テスト用入力端子からテスト用出力端子に至るスキャンチェーンが形成される。そして、外部からテスト用入力端子を介して供給されるテストパターンにより、各スキャンＦＦの内部状態が制御され、テスト用外部端子を介して外部に出力されるデータを観測することにより、良否判定が行われる。

スキャンテストの動作について、図１３を用いて簡単に説明する（非特許文献１）。図１３は、６個のスキャンＦＦ５０１〜５０６と、組み合わせ回路群５０７〜５０９と、を備えた半導体集積回路（テスト対象回路）５００を示すブロック図である。なお、スキャンテストは、スキャンシフト動作、キャプチャ動作及びスキャンシフト動作の３つの動作が一組となって実施される。

まず、１回目のスキャンシフト動作では、スキャンＦＦ５０１〜５０６がシフトレジスタ状に接続される。そして、外部からテスト用入力端子ＳＣＡＮｉｎを介してスキャンＦＦ５０１〜５０６にテストパターンが供給される。次に、キャプチャ動作では、通常動作時の信号経路が選択される。そして、前段のスキャンＦＦから出力されたデータが、クロック信号の一度の立ち上がりに同期して、組み合わせ回路群を介して後段のスキャンＦＦに取り込まれる。例えば、スキャンＦＦ５０１〜５０３からそれぞれ出力されたデータは、クロック信号の一度の立ち上がりに同期して、組み合わせ回路群５０８を介して後段のスキャンＦＦ５０４〜５０６に取り込まれる。次に、２回目のスキャンシフト動作では、再びスキャンＦＦ５０１〜５０６がシフトレジスタ状に接続される。そして、スキャンＦＦ５０１〜５０６に取り込まれたデータがテスト用出力端子ＳＣＡＮｏｕｔを介して外部に出力される。外部に出力されたデータと期待値データを比較することにより、良否判定が行われる。

さらに近年では、このスキャンテスト手法をベースにして、スキャンＦＦ間の遅延故障を検出するディレイテストが行われている。

ディレイテストは、上記のスキャンテストのキャプチャ動作時に、クロック信号を２回立ち上げることにより実施される。図１３の例では、１回目のクロック信号の立ち上がりに同期して、前段のスキャンＦＦ５０１〜５０３から組み合わせ回路群５０８に対してデータが出力される（Ｌａｕｎｃｈ）。そして、２回目のクロック信号の立ち上がりに同期して、組み合わせ回路群５０８から出力されたデータが後段のスキャンＦＦ５０４〜５０６によって取り込まれる（Ｃａｐｔｕｒｅ）。つまり、ディレイテストは、キャプチャ動作における２回のクロック信号の立ち上がりの期間内に、データ送信側ＦＦ（例えばスキャンＦＦ５０１〜５０３）からデータ受信側ＦＦ（例えばスキャンＦＦ５０４〜５０６）にデータが到達するか否かをテストするものである。

しかし、このスキャンテスト手法を用いたディレイテストには次のような問題がある。ディレイテストは、所望の時間内にデータ送信側ＦＦからデータ受信側ＦＦにデータが到達するか否かをテストするものであるため、ワースト条件で実施される必要がある。そのため、ディレイテストは、最低動作電圧で実施される必要がある。

ここで、ディレイテストでは、テスト時間を短縮してテストコストを抑えるため、一度にできるだけ多くの回路を並列動作させる。したがって、ディレイテスト時におけるテスト対象回路の消費電流は、通常動作時の消費電流よりも大きくなる。そのため、ディレイテストでは、電源ラインに想定以上の電圧降下が発生する可能性がある。この電圧降下により、必要以上に低い電圧値の電源電圧が供給された状態でディレイテストが実施されてしまう。それにより、テスト対象回路が実際には良品であってもタイミングエラーの発生により不良品と判断されてしまい、歩留まりが低下するという問題があった。

このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された半導体装置は、通常モードでは内部回路に信号を入出力するための信号端子として機能し、テストモードでは内部回路に電力を供給するための電源端子として機能する、機能切替可能な外部端子を有する。それにより、この半導体装置は、電源ノイズや電源電圧降下の影響を効果的に削減することができ、実動作周波数でのテストを安定して行うことができる。

そのほか、特許文献２には、半導体装置内部の遅延値を測定でき、回路規模の増加を抑制し、ノイズの発生が少ない遅延測定装置が開示されている。この遅延測定装置は、入力データ値をクロック信号のエッジで取り込んで保持するフリップフロップと、フリップフロップの反転出力端子に接続された遅延素子と、外部入力データ値と遅延素子の出力データ値とのうちいずれか一方を選択しフリップフロップへ出力するセレクタと、フリップフロップの正転出力端子に接続された測定結果出力端子と、を備える。この遅延測定装置は、フリップフロップに入力されるクロック信号の周期Ｔｃを調整することにより、遅延素子の遅延値τを高精度に測定している（特許文献２の段落番号「００４４」参照）。

また、特許文献３には、テスト対象パスの終点に配置されたフリップフロップ回路部の出力信号を、このフリップフロップ回路部以降のスキャン回路パスでの信号遅延を考慮して設定されたタイミングで観測することにより、スキャンアウト系のディレイテストを可能とする技術が開示されている。

特開２００５−２７６８８２号公報 特開２００８−３０５９４７号公報 特開平７−１２８４１１号公報

「設計と連携するテスト技術」、ＩＣガイドブック、社団法人電子情報技術産業協会、２００９年３月、ｐ．２０４−２１０

特許文献１に開示された半導体装置は、テストモード時に外部端子を電源端子として用いることにより、電源ノイズ、電源電圧降下の影響を抑えている。しかしながら、テストモード時の電源電圧の値がどのように決められるのかについては記載されてない。つまり、テストモード時に電源ライン上にどの程度の電圧降下が生じるのかについては検討されていない。そのため、関連する技術の半導体装置は、精度の高いディレイテストを行うことができないという問題があった。

本発明の一態様にかかる半導体集積回路は、クロック信号に同期して動作する複数のレジスタ、を有する内部回路と、クロック信号に同期して動作し、第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路と、第１モードの場合に、前記遅延測定回路に対してのみクロック信号を供給し、第２モードの場合に、前記内部回路及び前記遅延測定回路に対してクロック信号を供給するクロック供給回路と、を備える。

本発明の一態様にかかる半導体集積回路の制御方法は、外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記遅延測定回路により前記第１ノードから第２ノードまでの信号伝搬時間を測定し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、前記遅延測定回路に対してのみクロック信号を供給した場合に測定された前記信号伝搬時間に応じた前記電源電圧を検出する。

本発明の一態様にかかる半導体集積回路の制御方法は、外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作する第１及び第２測定用レジスタを有する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、前記第１及び前記第２測定用レジスタ間に設けられた複数の信号経路のうちクロック信号の周期に応じた信号伝搬時間の信号経路を選択し、前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、選択されている信号経路の信号伝搬時間に応じた前記電源電圧を検出する。

上述のような回路構成により、精度の高いディレイテストを行うことができる。

本発明により、精度の高いディレイテストを行うことが可能な半導体集積回路及びその制御方法を提供することができる。

本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。 本発明の実施の形態１にかかるクロック供給回路を示すブロック図である。 本発明の実施の形態１にかかるクロック供給回路を示すブロック図である。 ＬＳＩテスタとテスト対象回路との間を接続する電源ライン上の電圧を説明するための図である。 本発明の実施の形態２にかかる遅延測定回路を示すブロック図である。 本発明の実施の形態２にかかる遅延測定回路の具体例を示すブロック図である。 本発明の実施の形態２にかかる遅延測定回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる遅延測定回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる遅延測定回路の動作を示すタイミングチャートである。 本発明の実施の形態３にかかるクロック供給回路を示すブロック図である。 本発明の実施の形態３にかかるクロック供給回路を示すブロック図である。 ＬＳＩテスタとテスト対象回路との間を接続する電源ライン上の電圧を説明するための図である。 関連する技術の半導体集積回路を示すブロック図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図１は、本発明の実施の形態１にかかる半導体集積回路１を示すブロック図である。本実施の形態にかかる半導体集積回路１は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧（電源電圧）を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができることを特徴とする。なお、本実施の形態では、半導体集積回路１が半導体チップである場合を例に説明するが、これに限られない。例えば、半導体集積回路１が半導体チップをパッケージした半導体装置である場合に置き換えても良い。以下、詳細に説明する。

図１に示すように、半導体集積回路１は、内部回路１１と、遅延測定回路１２と、クロック供給回路１３と、を備える。半導体集積回路１は、通常動作モード、遅延測定モード（第１モード）、電圧検出モード（第２モード）及びテストモード（第２モード又は第３モード）のうち何れかのモードにて動作する。なお、半導体集積回路１のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。

半導体集積回路１の外部には、ＬＳＩテスタ２が設けられている。ＬＳＩテスタ２は、半導体集積回路１のモードを切り替えるモード切替信号を生成したり、テストパターンを生成したり、半導体集積回路１から出力された出力データと期待値とを比較して良否判定したりする。さらに、このＬＳＩテスタ２は、遅延測定モードにて測定された信号伝搬時間の情報を保存する測定結果保存回路２１と、電圧検出モードにて検出されたテスタ電圧の最適電圧値の情報（後述）を保存するテスタ電圧保存回路２２と、最適電圧値のテスタ電圧を出力するテスタ電圧出力回路２３と、を有する。測定結果保存回路２１、テスタ電圧保存回路２２及びテスタ電圧出力回路２３は、それぞれＬＳＩテスタ２とは別に設けられても良い。

（内部回路１１）
内部回路１１は、ディレイテストの対象となる回路であって、クロック信号ＣＬＫに同期して動作する複数のレジスタ（例えばフリップフロップ。以下、単にＦＦと称す）を有する。本実施の形態では、内部回路１１が、図１３に示す回路５００と同様の回路構成である場合を例に説明する。

通常動作モードでは、内部回路１１は、外部からデータ入力端子ＤＩ１〜ＤＩ６を介して供給されたデータに対して所定の内部処理を行った後、処理後のデータを、データ出力端子ＤＯ１〜ＤＯ６を介して外部に出力する。

一方、テストモードでは、内部回路１１に対してディレイテストが行われる。なお、ディレイテストは、スキャンシフト動作、キャプチャ動作及びスキャンシフト動作の３つの動作が一組となって実施される。

具体的には、まず、１回目のスキャンシフト動作にて、スキャンＦＦ５０１〜５０６がシフトレジスタ状に接続される。そして、外部からテスト用入力端子ＳＣＡＮｉｎを介してスキャンＦＦ５０１〜５０６にテストパターンが供給される。次に、キャプチャ動作では、クロック信号ＣＬＫが２回立ち上がる。１回目のクロック信号ＣＬＫの立ち上がりに同期して前段のスキャンＦＦから出力されたデータは、２回目のクロック信号ＣＬＫの立ち上がりに同期して後段のスキャンＦＦに取り込まれる。例えば、１回目のクロック信号ＣＬＫの立ち上がりに同期して、前段のスキャンＦＦ５０１〜５０３から組み合わせ回路群５０８に対してデータが出力される（Ｌａｕｎｃｈ）。そして、２回目のクロック信号ＣＬＫの立ち上がりに同期して、組み合わせ回路群５０８から出力されたデータが後段のスキャンＦＦ５０４〜５０６によって取り込まれる（Ｃａｐｔｕｒｅ）。次に、２回目のスキャンシフト動作では、再びスキャンＦＦ５０１〜５０６がシフトレジスタ状に接続される。そして、スキャンＦＦ５０１〜５０６に取り込まれたデータはテスト用出力端子ＳＣＡＮｏｕｔを介して外部に出力される。外部に出力されたデータと期待値データとを比較することにより、良否判定が行われる。

つまり、ディレイテストは、キャプチャ動作における２回のクロック信号の立ち上がりの期間内に、データ送信側ＦＦ（スキャンＦＦ５０１〜５０３）からデータ受信側ＦＦ（スキャンＦＦ５０４〜５０６）にデータが到達するか否かをテストするものである。

（遅延測定回路１２）
遅延測定回路１２は、クロック供給回路１３から出力されたクロック信号ＣＬＫに同期して動作し、信号線上の第１ノードから第２ノードまでの信号伝達時間を測定する回路である。

（クロック供給回路１３）
クロック供給回路１３は、外部からクロック入力端子（第１クロック端子）ＣＬＫを介して供給された第１外部クロック信号（以下、クロック信号ＣＬＫと称す）を、遅延測定回路１２及び内部回路１１に対して供給するか否かを制御する回路である。

クロック供給回路１３は、遅延測定モードの場合に、内部回路１１と遅延測定回路１２のうち遅延測定回路１２に対してのみクロック信号ＣＬＫを供給する。また、クロック供給回路１３は、電圧検出モードの場合に、遅延測定回路１２及び内部回路１１に対してクロック信号ＣＬＫを供給する。

図２は、クロック供給回路１３の具体的構成例を示す図である。図２に示すクロック供給回路１３は、セレクタ１３１を有する。セレクタ１３１は、クロック入力端子ＣＬＫからのクロック信号ＣＬＫと、Ｌレベルの固定信号（固定電圧）と、をモードに応じて選択的に切り替えて内部回路１１に供給する。具体的には、セレクタ１３１は、遅延測定モードの場合に、Ｌレベルの固定信号を選択して内部回路１１に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、クロック信号ＣＬＫを選択して内部回路１１に供給する。また、図２に示すクロック供給回路１３は、クロック入力端子ＣＬＫからのクロック信号ＣＬＫをそのまま遅延測定回路１２に供給する。つまり、図２に示すクロック供給回路１３は、遅延測定モード及び電圧検出モードに加え通常動作モード及びテストモードの場合にも、常にクロック信号ＣＬＫを遅延測定回路１２に供給している。

図３は、クロック供給回路１３の他の構成例をクロック供給回路１３ａとして示す図である。図３に示すクロック供給回路１３ａは、図２に示すクロック供給回路１３と比較して、セレクタ１３２をさらに有する。セレクタ１３２は、クロック入力端子ＣＬＫからのクロック信号ＣＬＫと、Ｌレベルの固定信号（固定電圧）と、をモードに応じて選択的に切り替えて内部回路１１に供給する。具体的には、セレクタ１３２は、遅延測定モード及び電圧検出モードの場合に、クロック信号ＣＬＫを選択して遅延測定回路１２に供給し、通常動作モード及びテストモードの場合に、Ｌレベルの固定信号を選択して遅延測定回路１２に供給する。つまり、図３に示すクロック供給回路１３ａは通常動作モード及びテストモードの場合に遅延測定回路１２を動作させないため、無駄な消費電流が抑制される。

次に、ディレイテストを行う場合における半導体集積回路１の動作について説明する。半導体集積回路１のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。

なお、図４に示すように、ＬＳＩテスタ２とテスト対象である内部回路１１との間の電源ライン上には、電源ライン自体の抵抗成分Ｒ１，Ｒ２と、ＬＳＩパッケージ３に設けられた外部端子の抵抗成分Ｚｐｋｇと、が存在する。したがって、以下の説明では、ＬＳＩテスタ２と抵抗成分Ｒ１との間のノードの電圧を「テスタ電圧」と称す。抵抗成分Ｒ１と外部端子との間のノードの電圧を「ＰＫＧ電圧」と称す。抵抗成分Ｒ２と内部回路１１との間のノードの電圧を「内部回路電圧」と称す。また、ディレイテスト時における内部回路電圧の理想電圧値（最低動作電圧値）を、電圧値Ｖｍｉｎと表す。

まず、遅延測定モードでは、「テスタ電圧」の電圧値は、電圧値Ｖｍｉｎに設定される。また、内部回路１１及び遅延測定回路１２のうち遅延測定回路１２に対してのみクロック信号ＣＬＫが供給される。このとき、内部回路１１にはクロック信号ＣＬＫが供給されないため、当該内部回路１１の消費電流は非常に小さくなる。そのため、電源ライン上の電圧降下は、テストモードにて実際にディレイテストが行われる場合と比較して無視できる程度に小さくなる。つまり、「テスタ電圧」と「内部回路電圧」との電圧差は、テストモードの場合と比較して無視できる程度に小さくなる。したがって、「内部回路電圧」の電圧値も、理想電圧値Ｖｍｉｎに設定されたと考えることができる。

遅延測定回路１２は、外部からテスト信号入力端子ＴｅｓｔＩＮを介して供給されるテスト信号（以下、テスト信号ＴｅｓｔＩＮと称す）が第１ノードから第２ノードに到達するまでの時間（信号伝搬時間）を測定する。そして、遅延測定回路１２は、その測定結果を、テスト信号出力端子ＴｅｓｔＯＵＴを介して外部に出力する。なお、このときに遅延測定回路１２に供給されるクロック信号ＣＬＫの周期は、ディレイテスト時のキャプチャ動作における２回のクロック信号ＣＬＫの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。

ＬＳＩテスタ２は、遅延測定回路１２によって測定された信号伝搬時間の情報を測定結果保存回路２１に保存する。

次に、電圧検出モードでは、内部回路１１及び遅延測定回路１２の何れにもクロック信号ＣＬＫが供給されるため、実際のディレイテスト時と同等程度に消費電流が大きくなる。そのため、電源ライン上の電圧降下は実際のディレイテスト時と同等程度に大きくなる。つまり、「テスタ電圧」と「内部回路電圧」との電圧差は、実際のディレイテスト時と同等程度に大きくなる。

遅延測定回路１２は、ＬＳＩテスタ２によって設定される任意の電圧値の「テスタ電圧」に駆動されることにより、第１ノードから第２ノードまでの信号伝搬時間を測定する。ここで、電圧検出モードにて遅延測定回路１２により測定される信号伝搬時間が測定結果保存回路２１に保存された信号伝搬時間に近づくように、より好ましくは略同一となるように、「テスタ電圧」の電圧値が調整される。なお、このときに遅延測定回路１２に供給されるクロック信号ＣＬＫの周期は、ディレイテスト時のキャプチャ動作における２回のクロック信号ＣＬＫの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。

ＬＳＩテスタ２は、このときの「テスタ電圧」の値を最適電圧値Ｖｔｅｓｔｅｒであると判断し、その最適電圧値Ｖｔｅｓｔｅｒの情報をテスタ電圧保存回路２２に保存する。

ここで、「テスタ電圧」が最適電圧値Ｖｔｅｓｔｅｒを示す場合における信号伝搬時間が遅延測定モードにて測定された信号伝搬時間と略同一となることから、このときの「内部回路電圧」は理想電圧値Ｖｍｉｎと同等程度の値を示すと考えることができる。

このように、電圧検出モードでは、電源ライン上に実際のディレイテスト時と同等程度の電圧降下を生じさせた状態で、「内部回路電圧」を理想電圧値Ｖｍｉｎにするような「テスタ電圧」の最適電圧値Ｖｔｅｓｔｅｒが特定される。したがって、テスタ電圧の電圧変化量が小さい方が、より精度の高いテスタ電圧の最適電圧値Ｖｔｅｓｔｅｒを特定することができる。

その後、テストモードでは、「テスタ電圧」の値が最適電圧値Ｖｔｅｓｔｅｒに設定された状態で、ディレイテストが行われる。このとき、「内部回路電圧」は、従来技術と異なり必要以上に低い値ではなく、理想電圧値Ｖｍｉｎと同等程度の値を示す。したがって、テストモードでは、従来よりも精度の高いディレイテストが行われる。

このように、本実施の形態にかかる半導体集積回路１は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧（電源電圧）を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。

実施の形態２
本実施の形態では、遅延測定回路１２の具体的構成例について説明する。図５は、遅延測定回路１２の構成を示すブロック図である。図５に示すように、遅延測定回路１２は、可変遅延回路１２１と、ＦＦ（第１測定用レジスタ）１２２と、ＦＦ（第２測定用レジスタ）１２３と、を有する。

ＦＦ１２２は、外部からのテスト信号ＴｅｓｔＩＮをクロック信号ＣＬＫの立ち上がりに同期して取り込み、テスト信号ＦＦ１＿ｏｕｔとしてデータ出力端子Ｑ（第１ノード）から出力する。

可変遅延回路１２１は、テスト信号ＦＦ１＿ｏｕｔに遅延を付加してテスト信号ＦＦ２＿ｉｎとして出力する。なお、可変遅延回路１２１は、テスト信号ＦＦ１＿ｏｕｔに付加する遅延を変更することができるように構成されている。つまり、可変遅延回路１２１は、ＦＦ１２２から出力されたテスト信号ＦＦ１＿ｏｕｔがテスト信号ＦＦ２＿ｉｎとしてＦＦ１２３に到達するまでの時間（信号伝搬時間）を変更することができるように構成されている。

ＦＦ１２３は、データ入力端子Ｄ（第２ノード）に入力されるテスト信号ＦＦ２＿ｉｎを、クロック信号ＣＬＫの立ち上がりに同期して取り込み、テスト信号出力端子ＴｅｓｔＯＵＴを介して外部に出力する。なお、テスト信号出力端子ＴｅｓｔＯＵＴから出力される信号をテスト信号ＴｅｓｔＯＵＴと称す。

図６は、可変遅延回路１２１の具体的構成例を示すブロック図である。図６に示すように、可変遅延回路１２１は、ＦＦ１２２のデータ出力端子Ｑ（第１ノード）からＦＦ１２３のデータ入力端子Ｄ（第２ノード）までの信号伝搬時間が異なる複数の信号経路Ａ１〜Ａ３と、複数の信号経路Ａ１〜Ａ３を選択的に切り替えるセレクタＳＥＬと、を有する。例えば、信号経路Ａ１上には１つの遅延バッファが設けられる。信号経路Ａ２上には２つの遅延バッファが設けられる。信号経路Ａ３上には３つの遅延バッファが設けられる。つまり、信号経路Ａ１の信号伝搬時間が最も短く、信号経路Ａ２、信号経路Ａ３の順に信号伝搬時間が長くなる。なお、信号経路の数は、３つに限られず任意の数に適宜変更可能である。本実施の形態では、遅延測定回路１２が図６に示す構成である場合を例に説明する。

（タイミングチャート）
次に、ディレイテストを行う場合における半導体集積回路１の動作について、図７及び図８を用いて説明する。図７は、遅延測定モードにおける遅延測定回路１２の動作を示すタイミングチャートである。図８は、電圧検出モードにおける遅延測定回路１２の動作を示すタイミングチャートである。半導体集積回路１のディレイテストが行われる場合、遅延測定モード、電圧検出モード、テストモードの順にモードが切り替わり、テストモードにてディレイテストが行われる。

まず、遅延測定モードにおける半導体集積回路１の動作について、図７を用いて説明する。遅延測定モードでは、「テスタ電圧」の電圧値は、電圧値Ｖｍｉｎに設定される。また、内部回路１１及び遅延測定回路１２のうち遅延測定回路１２に対してのみクロック信号ＣＬＫが供給される。このとき、内部回路１１にはクロック信号ＣＬＫが供給されないため、当該内部回路１１の消費電流は非常に小さくなる。そのため、電源ライン上の電圧降下は、テストモードにて実際にディレイテストが行われる場合と比較して無視できる程度に小さくなる。つまり、「テスタ電圧」と「内部回路電圧」との電圧差は、テストモードの場合と比較して無視できる程度に小さくなる。したがって、「内部回路電圧」の電圧値も、理想電圧値Ｖｍｉｎに設定されたと考えることができる。

図７に示すように、遅延測定回路１２に設けられたＦＦ１２２，１２３は、初期化されてそれぞれＬレベルのテスト信号ＦＦ１＿ｏｕｔ，ＴｅｓｔＯＵＴを出力している。また、テスト信号ＴｅｓｔＩＮは常にＨレベルを示している。

遅延測定回路１２において、セレクタＳＥＬは、外部に設けられたＬＳＩテスタ２によって制御されることにより、複数の信号経路Ａ１〜Ａ３のうち何れかの信号経路を選択する。例えば、セレクタＳＥＬは、複数の信号経路Ａ１〜Ａ３のうち最も信号伝搬時間の短い信号経路Ａ１を選択する。

クロック信号ＣＬＫは、時刻ｔ１にて一度立ち上がった後（Ｌａｕｎｃｈ）、時刻ｔ２にて再度立ち上がる（Ｃａｐｔｕｒｅ）。なお、この２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）は、ディレイテスト時のキャプチャ動作における２回のクロック信号ＣＬＫの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。

ＦＦ１２２は、クロック信号ＣＬＫの１回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＩＮを取り込み、Ｈレベルのテスト信号ＦＦ１＿ｏｕｔとして出力する（時刻ｔ１）。ここで、信号経路Ａ１の信号伝搬時間ａ１が短いため、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり前にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、ＦＦ１２２，１２３を初期化するとともに、セレクタＳＥＬによる信号経路の選択を切り替える。それにより、セレクタＳＥＬは、信号経路Ａ１よりも信号伝搬時間の長い信号経路Ａ２を選択する。

クロック信号ＣＬＫは、信号経路Ａ１が選択されていた場合と同様に、時刻ｔ１にて一度立ち上がった後（Ｌａｕｎｃｈ）、時刻ｔ２にて再度立ち上がる（Ｃａｐｔｕｒｅ）。

ＦＦ１２２は、クロック信号ＣＬＫの１回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＩＮを取り込み、Ｈレベルのテスト信号ＦＦ１＿ｏｕｔとして出力する（時刻ｔ１）。ここで、信号経路Ａ２の信号伝搬時間ａ２は、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）よりも短い。そのため、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり前にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、ＦＦ１２２，１２３を初期化するとともに、セレクタＳＥＬによる信号経路の選択を切り替える。それにより、セレクタＳＥＬは、信号経路Ａ２よりも信号伝搬時間の長い信号経路Ａ３を選択する。

クロック信号ＣＬＫは、信号経路Ａ１，Ａ２が選択されていた場合と同様に、時刻ｔ１にて一度立ち上がった後（Ｌａｕｎｃｈ）、時刻ｔ２にて再度立ち上がる（Ｃａｐｔｕｒｅ）。

ＦＦ１２２は、クロック信号ＣＬＫの１回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＩＮを取り込み、Ｈレベルのテスト信号ＦＦ１＿ｏｕｔとして出力する（時刻ｔ１）。ここで、信号経路Ａ３の信号伝搬時間ａ３は、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）よりも長い。そのため、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり後にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｌレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｌレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、例えば、その直前に選択されていた信号経路Ａ２がクリティカルパスであると判断し、信号経路Ａ２の情報を測定結果保存回路２１に保存する。

このように、遅延測定モードでは、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）より短い信号伝搬時間の信号経路のうち、最も長い信号伝搬時間の信号経路（クリティカルパス）が特定され、その情報が測定結果保存回路２１に保存される。したがって、信号伝搬時間の異なる信号経路の数が多い方が、より精度の高いクリティカルパスを特定することができる。

次に、電圧検出モードにおける半導体集積回路１の動作について、図８を用いて説明する。電圧検出モードでは、内部回路１１及び遅延測定回路１２の何れにもクロック信号ＣＬＫが供給されるため、実際のディレイテスト時と同等程度に消費電流が大きくなる。そのため、電源ライン上の電圧降下は実際のディレイテスト時と同等程度に大きくなる。つまり、「テスタ電圧」と「内部回路電圧」との電圧差は、実際のディレイテスト時と同等程度に大きくなる。

また、遅延測定回路１２に設けられたセレクタＳＥＬは、測定結果保存回路２１に保存された信号経路の情報に基づいて、常に信号経路Ａ２を選択している。

図８に示すように、遅延測定回路１２に設けられたＦＦ１２２，１２３は、初期化されてそれぞれＬレベルのテスト信号ＦＦ１＿ｏｕｔ，ＴｅｓｔＯＵＴを出力している。また、テスト信号ＴｅｓｔＩＮは常にＨレベルを示している。

まず、「テスタ電圧」の電圧値は、電圧値Ｖｍｉｎよりも十分に高い値に設定される。

クロック信号ＣＬＫは、時刻ｔ１にて一度立ち上がった後（Ｌａｕｎｃｈ）、時刻ｔ２にて再度立ち上がる（Ｃａｐｔｕｒｅ）。なお、この２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）は、ディレイテスト時のキャプチャ動作における２回のクロック信号ＣＬＫの立ち上がりの間隔に近くなるように設定され、より好ましくは略同一になるように設定される。

ＦＦ１２２は、クロック信号ＣＬＫの１回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＩＮを取り込み、Ｈレベルのテスト信号ＦＦ１＿ｏｕｔとして出力する（時刻ｔ１）。

ここで、「テスタ電圧」の電圧値が十分に高い場合、それに応じて「内部回路電圧」の電圧値も理想電圧値Ｖｍｉｎより高くなる。そのため、信号経路Ａ２の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より短くなる。つまり、信号経路Ａ２の信号伝搬時間は、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）よりも短くなる。

この場合、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり前にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、ＦＦ１２２，Ｆ１２３を初期化するとともに、「テスタ電圧」の電圧値を所定値分だけ低く設定する。なお、このときのテスタ電圧の電圧変化量は任意に調整可能である。

クロック信号ＣＬＫは、同様にして、時刻ｔ１にて一度立ち上がった後（Ｌａｕｎｃｈ）、時刻ｔ２にて再度立ち上がる（Ｃａｐｔｕｒｅ）。

ＦＦ１２２は、クロック信号ＣＬＫの１回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＩＮを取り込み、Ｈレベルのテスト信号ＦＦ１＿ｏｕｔとして出力する（時刻ｔ１）。

ここで、「テスタ電圧」の電圧値が所定値分だけ低くなっても、「内部回路電圧」の電圧値が理想電圧値Ｖｍｉｎより高い場合、信号経路Ａ２の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より短くなる。つまり、信号経路Ａ２の信号伝搬時間は、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）よりも短くなる。

この場合、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり前にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｈレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、ＦＦ１２２，Ｆ１２３を初期化するとともに、「テスタ電圧」の電圧値をさらに所定値分だけ低く設定する。このような動作が繰り返される。

「テスタ電圧」の電圧値がさらに低くなり、それに応じて「内部回路電圧」の電圧値が理想電圧値Ｖｍｉｎより低くなると、信号経路Ａ２の信号伝搬時間は、遅延測定モードにて測定された信号伝搬時間より長くなる。つまり、信号経路Ａ２の信号伝搬時間は、２回のクロック信号ＣＬＫの立ち上がりの間隔（期間ｔ１〜ｔ２）よりも長くなる。

この場合、テスト信号ＦＦ２＿ｉｎは、クロック信号ＣＬＫの２回目の立ち上がり後にＬレベルからＨレベルに切り替わる。したがって、ＦＦ１２３は、クロック信号ＣＬＫの２回目の立ち上がりに同期して、Ｌレベルのテスト信号ＴｅｓｔＯＵＴを出力する（時刻ｔ２）。

ＬＳＩテスタ２は、Ｌレベルのテスト信号ＴｅｓｔＯＵＴを受け取ると、例えば、その直前に設定されていた「テスタ電圧」の値を最適電圧値Ｖｔｅｓｔｅｒであると判断し、その最適電圧値Ｖｔｅｓｔｅｒの情報をテスタ電圧保存回路２２に保存する。

ここで、「テスタ電圧」が電圧値Ｖｔｅｓｔｅｒを示す場合に信号経路Ａ２がクリティカルパスとなることから、このときの「内部回路電圧」は理想電圧値Ｖｍｉｎと同等程度の値を示すと考えることができる。

このように、電圧検出モードでは、電源ライン上に実際のディレイテスト時と同等程度の電圧降下を生じさせた状態で、「内部回路電圧」を理想電圧値Ｖｍｉｎにするような「テスタ電圧」の最適電圧値Ｖｔｅｓｔｅｒが特定される。したがって、テスタ電圧の電圧変化量が小さい方が、より精度の高いテスタ電圧の最適電圧値Ｖｔｅｓｔｅｒを特定することができる。

その後、テストモードでは、「テスタ電圧」の値が最適電圧値Ｖｔｅｓｔｅｒに設定された状態で、ディレイテストが行われる。このとき、「内部回路電圧」は、従来技術と異なり必要以上に低い値ではなく、理想電圧値Ｖｍｉｎと同等程度の値を示す。したがって、テストモードでは、従来よりも精度の高いディレイテストが行われる。

このように、本実施の形態にかかる半導体集積回路１は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧（電源電圧）を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。

なお、本実施の形態では、電圧検出モードにおいて、テスタ電圧が十分に高い値に設定された後、徐々に低い値に設定される場合を例に説明したが、これに限られない。テスタ電圧が十分に低い値に設定された後、徐々に高い値に設定される構成にも適宜変更可能である。

また、本実施の形態では、電圧検出モードにおいて、クロック信号ＣＬＫが２回立ち上がる場合を例に説明したが、これに限られない。実際のディレイテスト時の条件に近づけるため、図９に示すように、スキャンシフト動作、キャプチャ動作及びスキャンシフト動作が順に実施されるようにしても良い。この場合、遅延測定回路１２に設けられたＦＦ１２２，１２３は、キャプチャ動作前に初期化される必要がある。

実施の形態３
図１０は、本発明の実施の形態３にかかるクロック供給回路１３ｂを示すブロック図である。本実施の形態にかかるクロック供給回路１３ｂは、実施の形態１にかかるクロック供給回路１３と比較して、クロック入力端子（第１クロック端子）ＣＬＫとは別にテストクロック入力端子（第２クロック端子）ＴＣＬＫをさらに備え、セレクタ１３１に加えてセレクタ１３３をさらに備える。以下、詳細に説明する。

セレクタ１３１は、クロック入力端子ＣＬＫからのクロック信号（第１外部クロック信号）ＣＬＫと、Ｌレベルの固定信号と、をモードに応じて選択的に切り替えて内部回路１１に供給する。具体的には、セレクタ１３１は、遅延測定モードの場合に、Ｌレベルの固定信号を選択して内部回路１１に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、クロック信号ＣＬＫを選択して内部回路１１に供給する。

セレクタ１３３は、セレクタ１３１から出力された信号と、外部からテストクロック入力端子ＴＣＬＫを介して供給されたクロック信号（第２外部クロック信号。以下、テストクロック信号ＴＣＬＫと称す）と、をモードに応じて選択的に切り替えて遅延測定回路１２に供給する。具体的には、セレクタ１３３は、遅延測定モードの場合に、テストクロック信号ＴＣＬＫを選択して遅延測定回路１２に供給し、電圧検出モード、通常動作モード及びテストモードの場合に、セレクタ１３１から出力された信号、即ち、クロック信号ＣＬＫを選択して遅延測定回路１２に供給する。

通常、ＬＳＩ設計では、内部回路１１内の複数のレジスタ（ＦＦ）及び遅延測定回路１２内のＦＦ１２２，１２３には何れも同位相のクロック信号が入力されるように、タイミング調整される。言い換えると、ＬＳＩ設計では、内部回路１１内の複数のレジスタ（ＦＦ）及び遅延測定回路１２内のＦＦ１２２，１２３にそれぞれ入力されるクロック信号のスキューが小さくなるように、タイミング調整される。

ここで、図２及び図３に示すクロック供給回路１３，１３ａの場合、遅延測定モードにおいて遅延測定回路１２にクロック信号ＣＬＫが供給され、電圧検出モードにおいて内部回路１１及び遅延測定回路１２にクロック信号ＣＬＫが供給される。このように、遅延測定回路１２に供給されるクロック信号ＣＬＫが内部回路１１に供給されたりされなかったりする構成の場合、上記タイミング調整により、レジスタ数の少ない遅延測定回路１２側のクロック信号線に、信号伝達時間を大きく遅延させる遅延素子が付加される可能性がある。

この場合、遅延測定回路１２は、遅延測定モードにて精度良く信号伝達時間を測定できない（精度良くクリティカルパスを特定できない）。また、遅延測定回路１２は、電圧検出モードにて精度良くテスタ電圧の最適電圧値Ｖｔｅｓｔｅｒを特定できない。その結果、テストモードにて、精度の高いディレイテストが行われない可能性がある。

一方、図１０に示すクロック供給回路１３ｂの場合、遅延測定モードにおいて遅延測定回路１２にテストクロック信号ＴＣＬＫが供給され、電圧検出モードにおいて内部回路１１及び遅延測定回路１２にクロック信号ＣＬＫが供給される。つまり、モードに応じて使用されるクロック信号が切り替わる。タイミング調整はクロック信号ＣＬＫ，ＴＣＬＫのそれぞれに対し独立して行われるため、遅延測定回路１２側のクロック信号線に過度な遅延素子は付加されない。その結果、テストモードにて、従来よりも精度の高いディレイテストが行われる。

図１１は、クロック供給回路１３ｂの他の構成例をクロック供給回路１３ｃとして示す図である。図１１に示すクロック供給回路１３ｃは、図１０に示すクロック供給回路１３ｂと比較して、セレクタ１３３に代えてセレクタ１３４を有する。セレクタ１３４は、セレクタ１３１から出力された信号と、テストクロック入力端子ＴＣＬＫからのテストクロック信号ＴＣＬＫと、Ｌレベルの固定信号（固定電圧）と、をモードに応じて選択的に切り替えて遅延測定回路１２に供給する。具体的には、セレクタ１３４は、遅延測定モードの場合に、テストクロック信号ＴＣＬＫを選択して遅延測定回路１２に供給し、電圧検出モードの場合に、セレクタ１３１から出力された信号、即ち、クロック信号ＣＬＫを選択して遅延測定回路１２に供給し、通常動作モード及びテストモードの場合に、Ｌレベルの固定信号を選択して遅延測定回路１２に供給する。つまり、図１１に示すクロック供給回路１３ｃは通常動作モード及びテストモードの場合に遅延測定回路１２を動作させないため、無駄な消費電流が抑制される。

（従来技術との比較）
次に、従来技術のディレイテストと、本発明を適用したディレイテストと、の違いについて説明する。図１２は、ＬＳＩテスタとテスト対象回路との間を接続する電源ライン上の電圧を説明するための図である。

まず、通常動作モードでは、従来技術及び本発明の何れの場合も、「ＰＫＧ電圧」は製品仕様により予め定められた電圧値Ｖｍｉｎ＿ｓｐｅｃに設定される。このとき、「内部回路電圧」は理想電圧値（最低動作電圧値）Ｖｍｉｎを示すものとする。「内部回路電圧」と「ＰＫＧ電圧」との関係は、以下の式（１）のように表される。

Ｖｍｉｎ＝Ｖｍｉｎ＿ｓｐｅｃ−（Ｚｐｋｇ＋Ｒ２）×Ｉｍａｘ ・・・（１）

なお、Ｚｐｋｇは抵抗成分Ｚｐｋｇの抵抗値、Ｒ２は抵抗成分Ｒ２の抵抗値、Ｉｍａｘは通常動作モードにおけるテスト対象回路の最大消費電流を示す。

次に、従来技術のテストモードでは、「テスタ電圧」は「ＰＫＧ電圧」が電圧値Ｖｍｉｎ＿ｓｐｅｃを満たすような電圧値（Ｖｍｉｎ＿ｓｐｅｃ＋α）に設定される。しかしながら、テストモードにおけるテスト対象回路の消費電流は通常動作モードの場合よりも大きいため、電源ライン上に想定以上の電圧降下が発生する可能性がある。それにより、「内部回路電圧」が必要以上に低い値（Ｖｍｉｎ＿ｄｒｏｐ）に設定されてしまう可能性がある。従来技術のテストモードにおける「内部回路電圧」と「ＰＫＧ電圧」との関係は、以下の式（２）のように表される。

Ｖｍｉｎ＿ｄｒｏｐ＝Ｖｍｉｎ＿ｓｐｅｃ−（Ｚｐｋｇ＋Ｒ２）×Ｉｄｅｌａｙ
・・・（２）

なお、Ｉｄｅｌａｙはテストモードにおけるテスト対象回路の最大消費電流を示す。また、Ｉｄｅｌａｙ＞Ｉｍａｘ、Ｖｍｉｎ＿ｄｒｏｐ＜Ｖｍｉｎである。

このように、従来技術では、「内部回路電圧」が必要以上に低い値（Ｖｍｉｎ＿ｄｒｏｐ）に設定されてしまう上に、その具体的な値を予測するのが困難であった。そのため、従来技術では、精度の高いディレイテストを行うことができなかった。

一方、本発明のテストモードでは、「テスタ電圧」は、遅延測定モード及び電圧検出モードを経て検出された最適電圧値Ｖｔｅｓｔｅｒに設定される。それにより、「内部回路電圧」は理想電圧値Ｖｍｉｎと同等程度に設定される。そのため、本発明では、従来よりも精度の高いディレイテストを行うことができる。

以上のように、上記実施の形態１〜３にかかる半導体集積回路は、ディレイテスト時の電源ライン上に生じる電圧降下を考慮したテスタ電圧（電源電圧）を検出し、当該テスタ電圧によって駆動されることにより精度の高いディレイテストを行うことができる。それにより、歩留まりの低下が抑制される。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、半導体集積回路１に１つの遅延測定回路が設けられた場合を例に説明したが、これに限られない。任意の数の遅延測定回路が設けられる構成に適宜変更可能である。例えば、複数箇所に配置された遅延測定回路の出力結果（平均値）に基づいてテスタ電圧の最適電圧値Ｖｔｅｓｔｅｒを特定することにより、より精度の高いディレイテストを行うことができる。

１ 半導体集積回路
１１ 内部回路
１２ 遅延測定回路
１３，１３ａ，１３ｂ，１３ｃ クロック供給回路
１２１ 可変遅延回路
１２２，１２３ フリップフロップ
Ａ１〜Ａ３ 信号経路
ＳＥＬ セレクタ
１３１〜１３４ セレクタ
２１ 測定結果保存回路
２２ テスタ電圧保存回路
２３ テスタ電圧出力回路

Claims (14)

1. クロック信号に同期して動作する複数のレジスタ、を有する内部回路と、
   クロック信号に同期して動作し、第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路と、
   第１モードの場合に、前記遅延測定回路に対してのみクロック信号を供給し、第２モードの場合に、前記内部回路及び前記遅延測定回路に対してクロック信号を供給するクロック供給回路と、を備えた半導体集積回路。
2. 前記クロック供給回路は、
   第３モードの場合に、前記内部回路に対してのみクロック信号を供給することを特徴とする請求項１に記載の半導体集積回路。
3. 前記クロック供給回路は、
   前記内部回路及び前記遅延測定回路のうちクロック信号を供給しない回路に対して固定電圧を供給することを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記クロック供給回路は、
   第１外部クロック信号が供給される第１クロック端子と、
   前記第１外部クロック信号とは異なる第２外部クロック信号が供給される第２クロック端子と、を有し、
   第１モードの場合に、前記第２外部クロック信号を前記クロック信号として前記遅延測定回路に対してのみ供給し、第２モードの場合に、前記第１外部クロック信号を前記クロック信号として前記内部回路及び前記遅延測定回路に対して供給することを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路。
5. 前記遅延測定回路は、
   クロック信号に同期して動作する第１及び第２測定用レジスタを有し、
   前記第１ノードは、前記第１測定用レジスタのデータ出力端子であって、
   前記第２ノードは、前記第２測定用レジスタのデータ入力端子であることを特徴とする請求項１〜４のいずれか一項に記載の半導体集積回路。
6. 前記遅延測定回路は、
   前記第１及び前記第２測定用レジスタ間に、選択的に切替可能な信号伝搬時間の異なる複数の信号経路をさらに有することを特徴とする請求項５に記載の半導体集積回路。
7. 第２モードの場合、前記第１測定用レジスタ、前記第２測定用レジスタ及び前記内部回路に設けられた複数のレジスタには、何れも略同一の位相のクロック信号が入力されることを特徴とする請求項５又は６に記載の半導体集積回路。
8. 複数の前記遅延測定回路を備えることを特徴とする請求項１〜７のいずれか一項に記載の半導体集積回路。
9. 外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、
   クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作し第１ノードから第２ノードまでの信号伝搬時間を測定する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、
   前記遅延測定回路により前記第１ノードから第２ノードまでの信号伝搬時間を測定し、
   前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、
   前記遅延測定回路に対してのみクロック信号を供給した場合に測定された前記信号伝搬時間に応じた前記電源電圧を検出する、半導体集積回路の制御方法。
10. 前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、
    前記遅延測定回路により測定される信号伝搬時間が前記遅延測定回路に対してのみクロック信号を供給した場合に測定された信号伝搬時間に近づくような前記電源電圧、を検出する、請求項９に記載の半導体集積回路の制御方法。
11. 検出された前記電源電圧が供給されることによりディレイテストを行う、請求項９又は１０に記載の半導体集積回路の制御方法。
12. 外部から供給される電源電圧によって駆動される半導体集積回路の制御方法であって、
    クロック信号に同期して動作する複数のレジスタを有する内部回路と、クロック信号に同期して動作する第１及び第２測定用レジスタを有する遅延測定回路と、のうち遅延測定回路に対してのみクロック信号を供給し、
    前記第１及び前記第２測定用レジスタ間に設けられた複数の信号経路のうちクロック信号の周期に応じた信号伝搬時間の信号経路を選択し、
    前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、
    選択されている信号経路の信号伝搬時間に応じた前記電源電圧を検出する、半導体集積回路の制御方法。
13. 前記内部回路及び前記遅延測定回路に対してクロック信号を供給し、
    選択されている信号経路の信号伝搬時間が前記遅延測定回路に対してのみクロック信号を供給した場合における当該信号経路の信号伝搬時間に近づくような前記電源電圧、を検出する、請求項１２に記載の半導体集積回路の制御方法。
14. 検出された前記電源電圧が供給されることによりディレイテストを行う、請求項１２又は１３に記載の半導体集積回路の制御方法。

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