JP5660138B2 - 集積回路および試験方法 - Google Patents

Description

本発明は、集積回路および試験方法に関する。

近年、プリント基板では、ＬＳＩ（Large Scale Integrated Circuit）の大規模化及び実装の高密度化が進み、プリント基板のテストが非常に難しくなってきている。このようなＬＳＩに対応すべく、ＬＳＩに業界標準のテスト回路であるＪＴＡＧ（Join Test Action Group）を搭載し、ＪＴＡＧを使ってテストの容易化を図れるようになってきている。

ここで、図１２を用いて、ＪＴＡＧが搭載された集積回路であるＪＴＡＧ−ＬＳＩを含むプリント基板の構成例について説明する。図１２は、従来のＪＴＡＧ−ＬＳＩを含むプリント基板の構成を示す図である。図１２に示すように、ＪＴＡＧが搭載されたＬＳＩであるＪＴＡＧ−ＬＳＩ１００、２００と、コネクタ３００、４００とが同一のプリント基板５００に搭載されている。

ＪＴＡＧ−ＬＳＩ１００は、複数のバウンダリレジスタセルを有し、コネクタ３００およびＪＴＡＧ−ＬＳＩ２００に接続されている。また、ＪＴＡＧ−ＬＳＩ２００は、複数のバウンダリレジスタセルを有し、コネクタ３００、４００およびＪＴＡＧ−ＬＳＩ１００に接続されている。また、コネクタ３００は、ＪＴＡＧ−ＬＳＩ１００に接続されるとともに、図示しない試験機に接続されている。

このような構成のもと、コネクタ３００からＪＴＡＧ−ＬＳＩ１００までの配線経路をテストする場合について説明する。ＪＴＡＧ−ＬＳＩ１００は、プリント基板５００のテストでは、コネクタ３００に接続された試験機から出力されたテスト信号を受信し、テスト信号の信号値をバウンダリレジスタに保持する。そして、ＪＴＡＧ−ＬＳＩ１００は、ＴＤＯ（Test Data Out）としてＪＴＡＧ−ＬＳＩ２００およびコネクタ３００を介して信号値を試験機に出力する。その後、信号値が適切であるか判定され、配線経路に問題がないか試験する。

つまり、ＴＤＯとして出力された信号値と試験機から出力されたテスト信号の信号値とが同一である場合には、配線経路に問題がないものとして判断される。また、ＴＤＯとして出力された信号値と試験機から出力されたテスト信号の信号値とが同一でない場合には、ショートまたはオープンなどの配線経路の障害により信号値が変化したものと判断される。

特開２００２−９８７４０号公報 特開２００２−７４９９４号公報

しかしながら、上述した配線経路の試験方法では、ＪＴＡＧ−ＬＳＩが発振器から信号出力を受信する場合に、発振器から集積回路までの配線経路を適切に試験できないという課題があった。つまり、図１３に例示するように、発振器６００から出力される出力信号が「０」から「１」または「１」から「０」に変化するため、出力信号をバウンダリレジスタセルに記憶させてＴＤＯとして出力しても、出力されたＴＤＯの信号値が適切であるか判断できない。このため、発振器６００から集積回路までの配線経路を適切に試験できない。

なお、インサーキットテストを用いた試験や配線引き出しによる試験を行うことで、発振器の出力を試験することも考えられる。例えば、図１４に示すように、プリント基板５００の各信号ノードにスプリングプローブを接触させて信号を試験するインサーキット治具７００を用いて、配線経路を試験する。つまり、図１５に例示するように、接触されたスプリングプローブから各信号ノードに直接信号を流し、または、ドライブされた信号を直接受信して、配線経路を試験する。しかし、インサーキットテストを用いた試験では、高額な治具が必要なこと、更にはプローブから試験対象のＪＴＡＧ−ＬＳＩ１００までの配線を試験することができず、発振器６００からＪＴＡＧ−ＬＳＩ１００までの配線経路を適切に試験できない。

また、例えば、図１６に示すように、配線引出しによる試験では、発振器６００とＪＴＡＧ−ＬＳＩ１００との間の配線経路に引出し配線を設け、発振器６００の出力信号を治具基板８００に設けられたカウンタ回路８１０に出力する。そして、カウンタ回路８１０は、発振器６００から出力された出力信号の周波数を計測し、テスタに出力して、配線経路を試験する。しかし、配線引出しによる試験では、引出し配線から試験対象のＪＴＡＧ−ＬＳＩ１００の入力ピンまでの配線を試験することができず、また、引出し配線行う治具をプリント基板毎に設計する必要がある事、更には引出し配線で出力信号を引き出す影響で、発振器６００の発振波形に乱れが生じる場合がある。このため、発振器６００からＪＴＡＧ−ＬＳＩ１００までの配線経路を適切に試験できない。

一つの側面では、特別な治具を用いないで、発振器の発振を試験する事、並びに、発振器から集積回路までの配線経路を適切に試験することを目的とする。

第一の案では、入力ピンから入力された信号の値を前記レジスタセルに記憶するように制御し、レジスタセルに記憶された値を外部に出力するように制御する制御部を有する。また、発振器によって出力された信号を入力ピンから受信し、信号が発振していることを検出した場合には、レジスタセルに所定の値を記憶させる発振検出部を有する。

発振器から集積回路までの配線経路を適切に試験することができる。

図１は、実施例１に係るＪＴＡＧ−ＬＳＩの構成を示すブロック図である。 図２は、ＴＡＰコントローラを説明する図である。 図３は、ＴＡＰステートを説明する図である。 図４は、発振検出回路の詳細な構成を示すブロック図である。 図５は、発振検出処理のタイムチャートを示す図である。 図６は、ショート障害の検出処理を説明する図である。 図７は、実施例２に係るＪＴＡＧ−ＬＳＩの構成を示すブロック図である。 図８は、ＪＴＡＧ−ＬＳＩに周波数測定回路を追加した詳細な構成を示すブロック図である。 図９は、周波数測定回路の詳細な構成を示すブロック図である。 図１０は、周波数測定処理のタイムチャートを示す図である。 図１１は、別基板に搭載された発振器の出力と発振検出回路の出力とを切り替える切替処理を説明する図である。 図１２は、従来のＪＴＡＧ−ＬＳＩを含むプリント基板の構成を示す図である。 図１３は、従来のＪＴＡＧ−ＬＳＩが発振器の出力を試験する場合を説明する図である。 図１４は、インサーキットテスタによる試験を説明する図である。 図１５は、インサーキットテスタによる試験を説明する図である。 図１６は、配線引き出しによる試験を説明する図である。

以下に添付図面を参照して、この発明に係る集積回路および試験方法の実施例を詳細に説明する。

以下の実施例では、実施例１に係るＪＴＡＧ−ＬＳＩの構成および処理の流れを順に説明し、最後に実施例１による効果を説明する。

まず最初に、図１を用いて、ＪＴＡＧ−ＬＳＩ１０の構成を説明する。図１は、実施例１に係るＪＴＡＧ−ＬＳＩの構成を示すブロック図である。図１に示すように、このＪＴＡＧ−ＬＳＩ１０は、複数の入力ピン１１、複数のバウンダリレジスタセル１２、複数の出力ピン１３、ＴＡＰコントローラ１４、発振検出回路１５を有する。また、ＪＴＡＧ−ＬＳＩ１０は、配線を介して発振器２０、コネクタ３０およびＪＴＡＧ−ＬＳＩ１０ａと接続される。以下にこれらの各部の処理を説明する。

発振機２０は、入力ピン１１を介してＪＴＡＧ−ＬＳＩ１０に発振信号を出力する。発振器２０が出力する発振信号の値は、「０」から「１」、または、「１」から「０」に絶えず変化している。コネクタ３０は、図示しない試験機と接続されており、試験機から出力された信号をＪＴＡＧ−ＬＳＩ１０に出力する。また、試験機は、後に図２を用いて説明する制御信号をＪＴＡＧ−ＬＳＩ１０に出力する。

入力ピン１１は、発振器２０またはコネクタ３０から出力された信号をＪＴＡＧ−ＬＳＩ１０に入力するための端子である。また、出力ピン１３は、ＪＴＡＧ−ＬＳＩ１０ａに出力するテスト信号をバウンダリレジスタセル１２から読み出し、出力するための端子である。

バウンダリレジスタセル１２は、入力ピン１１から入力された信号の値を記憶する。また、バウンダリレジスタセル１２は、ＪＴＡＧ−ＬＳＩ１０ａに出力されるテスト信号として、ＴＤＩからシフトインされた出力信号を記憶する。

ＴＡＰコントローラ１４は、入力ピン１１から入力された信号の値をバウンダリレジスタセル１２に記憶するように制御し、バウンダリレジスタセル１２に記憶された値を外部に出力するように制御する。ここで、図２を用いて、ＴＡＰコントローラについて説明する。図２は、ＴＡＰコントローラを説明する図である。図２に示すように、ＴＡＰコントローラ１４は、コネクタ３０に接続された試験機からＴＤＩ（Test Data in）、ＴＭＳ（test mode select）、ＴＣＫ（test clock）およびＴＲＳＴ(test reset)を制御信号として受信する。

ＴＤＩは、バウンダリレジスタセル１２に記憶させるデータや、命令レジスタにセットする命令データを入力する信号である。ＴＭＳは、ＴＡＰコントローラ１４のステートを制御する制御信号である。ＴＣＫは、ＴＡＰコントローラ１４の処理タイミングの制御や上記バウンダリレジスタセル１２や命令レジスタにＴＤＩからデータを取込む制御信号である。ＴＲＳＴは、ＡＰコントローラ１４のステートを初期化して「Test-Logic-Reset」のステートに遷移させるように制御する制御信号である。また、ＴＡＰコントローラ１４は、試験結果として、バウンダリレジスタセル１２に記憶されたデータをＴＤＯ（Test Data Out）として出力する。

ここで、ＴＭＳにより遷移するＴＡＰコントローラ１４のステート（以下、ＴＡＰステートという）について図３を用いて説明する。図３は、ＴＡＰステートを説明する図である。図３に示すように、ＴＡＰコントローラ１４は、１６種類のＴＡＰステートで制御される。ＴＡＰステートには、「Test-Logic-Reset」、「Run-Test/idle」、「Select-DR-Scan」、「Capture-DR」、「Shift-DR」、「Exit1-DR」、「Pause-DR」、「Exit2-DR」、「Update-DR」があり、XXX-DRと書かれたステートの流れは、その命令によるデータ制御の流れである。また、ＴＡＰステートには、「Select-IR-Scan」、「Capture-IR」、「Shift-IR」、「Exit1-IR」、「Pause-IR」、「Exit2-IR」があり、「Update-IR」があり、XXX-IRと書かれたステートの流れは、命令を設定するための流れである。

ＴＡＰステートは、ＴＲＳＴが１であって、ＴＣＫの立ち上がりエッジのＴＭＳの値が「０」か「１」により各ステートに遷移出来る。例えば、図３の例では、各ＴＡＰステートの矢印の横の１または０がＴＭＳの値を示し、ＴＭＳの値に応じてステートが矢印先のステートに遷移する。

ＴＡＰコントローラ１４は、ＴＲＳＴが「１」であり、ＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「０」か「１」かに応じて、ＴＡＰステートを遷移する。例えば、図３に示すように、ＴＡＰコントローラ１４は、初期ステートである「Test-Logic-Reset」でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「０」である場合には、テスト開始または待機状態のステートである「Run-Test/idle」に遷移する。

また、「Test-Logic-Reset」の状態でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「１」である場合には、ステートを変更しない。続いて、ＴＡＰコントローラ１４は、「Run-Test/idle」でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「１」である場合には、データ制御を選択するステートである「Select-DR-Scan」に遷移する。また、「Run-Test/idle」の状態でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「０」である場合には、ステートを変更しない。

続いて、ＴＡＰコントローラ１４は、「Select-DR-Scan」でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「１」である場合には、命令レジスタから実行する命令を選択するステートである「Select-IR-Scan」に遷移する。また、続いて、「Select-DR-Scan」でＴＣＫの立ち上がりエッジにおけるＴＭＳのレベルが「０」である場合には、データを取り込むステートである「Capture-DR」に遷移する。

発振検出回路１５は、発振器２０の発振信号が入力される入力ピン１１とバウンダリレジスタセル１２の間に設けられている。発振検出回路１５は、発振器２０によって出力された信号を入力ピン１１から受信し、信号が発振していることを検出した場合には、バウンダリレジスタセル１２へ所定の値を出力させる。具体的には、発振検出回路１５は、発振器２０によって出力された信号を入力ピン１１から受信し、該信号の周波数をカウントし、周波数がカウンタ上限値以上である場合には、バウンダリレジスタセル１２へ「１」を出力する。

ここで、図４を用いて、発振検出回路１５について詳しい回路構成を説明する。図４は、発振検出回路の詳細な構成を示すブロック図である。図４に示すように、発振検出回路１５は、クロックカウンタ回路１５ａ、論理和回路１５ｂ、論理積回路１５ｃ、否定回路１５ｄを有する。また、図４に示す入力ピン１１は、発振器２０からの出力された発振信号が入力され、クロックカウンタ回路１５ａに伝送する。

クロックカウンタ回路１５ａは、発振器２０から入力された発振信号の周波数をカウントし、ＴＣＫが「１」である間にカウントした周波数の値が予め決められた値であるカウンタ上限値に達した場合には、バウンダリレジスタセル１２に「１」を設定する。具体的には、図４に示すように、クロックカウンタ回路１５ａは、ＴＣＫが「１」である間に、入力ピン１１を介して入力される発振器２０の発振信号パルスをカウントするクロックカウンタの端子である「ＣＬＫ（クロック）」を有する。

また、クロックカウンタ回路１５ａは、ＴＣＫが「１」である間にカウントした値がカウンタ上限値に達した場合には、「ＣＲＹ（キャリー）」を「１」とする。なお、カウント上限値は、例えば、ＴＣＫのパルス幅の最大値が最も小さい試験機で５００ｎｓとすると、１６ＭＨＺの発振器２０をテストする場合には、８未満に設定する。

また、クロックカウンタ回路１５ａは、Update-DRまたはUpdate-IRのステートである場合に、カウンタの値をリセットするリセット端子である「ＲＥＳＥＴ」を有する。クロックカウンタ回路１５ａは、論理和回路１５ｂから信号値「１」がリセット端子に入力された場合には、クロックカウンタの値をリセットする。

また、クロックカウンタ回路１５ａは、論理積回路１５ｃから信号値「０」がクロックイネーブル端子である「ＣＥ」に入力されると、カウントを停止する。また、クロックカウンタ回路１５ａは、ＴＣＫが「１」である間にカウントした値がカウンタ上限値に達した場合には、キャリー端子である「ＣＲＹ」に「１」を記憶し、Capture-DRステートでのＴＣＫの立ち上がりでバウンダリレジスタセル１２に取り込ませる。

なお、発振器２０から入力された発振信号の周波数をクロックカウンタ１５ａがカウントする場合に、クロックカウンタ１５ａがカウントする基準の時間は、ＴＣＫが「１」である時間としている。ＪＴＡＧ試験機では、ＴＣＫが「１」である時間が固定できる作りが多く、これを利用して基準時間を作り、基準時間を作るための専用クロックを削除している。

論理和回路１５ｂは、Update-DRまたはUpdate-IRステートである場合には、クロックカウンタ回路１５ａのリセット端子に「１」を出力する。論理積回路１５ｃは、Select-DR-Scanステートであって、ＴＣＫが「１」であり、かつ、否定回路１５ｄから「１」が出力された場合に、クロックカウンタ回路１５ａのクロックイネーブル端子に「１」を出力する。そして、クロックイネーブル端子が「１」になると、クロックカウンタ１５ａがクロックカウンタ１５ａは、発振器２０から入力された発振信号の周波数のカウントを開始する。

否定回路１５ｄは、キャリー端子から出力された値が「０」である場合には、信号値「１」を論理積回路１５ｃに出力し、キャリー端子から出力された値が「１」である場合には、信号値「０」を論理積回路１５ｃに出力する。そして、キャリー端子の値が「１」になると、論理和回路１５ｂから出力される値が「０」となり、ＣＥ端子に「０」が出力されるので、クロックカウンタ１５ａのカウントが停止する。つまり、クロックカウンタ１５ａが、周波数をカウンタ上限値までカウントした場合には、キャリー端子の値が「１」になってカウントを停止している。

ここで、図５を用いて、発振検出処理について説明する。図５は、発振検出処理のタイムチャートを示す図である。なお、図５の例では、横軸が時間軸を示し、ＴＭＳ、ＴＣＫ、ＣＲＹおよびバウンダリレジスタセルは、横線がある場合には、値が「１」であり、横線がない場合には、値が「０」であることを示している。また、図５の例では、ＪＴＡＧステートでは、ＴＡＰコントローラのステートを示し、クロックカウンタでは、クロックカウンタの状態を示している。

図５に示すように、発振検出回路１５は、ＪＴＡＧステートがUpdate-DRステートである場合には、クロックカウンタ回路１５ａのリセット端子に「１」を出力して、クロックカウンタを「０」にする。そしてＪＴＡＧステートは、次のＴＣＫの立ち上がりエッジでＴＭＳが「１」であるので、Update-DRからSelectDRステートに遷移し、ＴＣＫが「１」である間にクロックカウンタ回路１５ａが発振器２０からの入力信号パルスをカウントし、カウント結果を保持する。そして、発振検出回路１５は、カウンタ上限値まで達した場合には、キャリーの値を「１」にする。

その後、ＪＴＡＧステートは、次のＴＣＫの立ち上がりエッジでＴＭＳが「０」であるので、SelectDRからcaptureDRに遷移し、次のＴＣＫの立ち上がりエッジで、キャリーの値「１」をバウンダリレジスタセル１２に取り込む。この時ＴＭＳが「０」である為、ＪＴＡＧステートはcaptureDRからShifiDRに遷移する。ShifiDRステートに於いてＴＣＫの立ち上がりエッジ毎に、バウンダリレジスタセル１２の値がＴＤＯの方向に１ビットシフトしＴＤＯからＪＴＡＧ−ＬＳＩ１０ａに順次押し出される。

ここで、バウンダリレジスタセル１２に記憶された値が「１」であれば、発振器２０の信号が適切に発振していることを検出しているため、発振器２０が発振しており発信器２０とＪＴＡＧ−ＬＳＩ１０との配線経路が適切であると判断できる。

また、実施例１に係るＪＴＡＧ―ＬＳＩ１０は、コネクタ３０からの出力を変化させる毎に試験を行うことができるので、隣接するプリント配線に０または１を入れ換えて出力させて試験を行い、ショート障害の検出を行う。例えば、図６に示すように、発振器２０につながれた配線がＳＩＧ（Signal）配線とショートしている場合であって、ＳＩＧ配線の０の出力が強いケースでは、出力が０の部分で発振器２０からの出力が途切れて障害を検出する。図６は、ショート障害の検出処理を説明する図である。

[実施例１の効果]
上述してきたように、ＪＴＡＧ−ＬＳＩ１０は、入力ピンから入力された信号の値を記憶するバウンダリレジスタセル１２を有する。そして、ＪＴＡＧ−ＬＳＩ１０は、入力ピン１１から入力された信号の値をバウンダリレジスタセル１２に記憶するように制御し、バウンダリレジスタセル１２に記憶された値を外部に出力するように制御する。このようなＪＴＡＧ−ＬＳＩ１０は、発振器２０によって出力された信号を入力ピン１１から受信し、信号が発振していることを検出した場合には、バウンダリレジスタセル１２に所定の値を記憶させる。このため、発振器２０からＪＴＡＧ−ＬＳＩ１０までの配線経路を適切に試験することが可能である。また、高価なインサーキット治具などを必要とせず、引出し配線を使用しないため発振器の発振波形に乱れが生じることもなく、発振器２０の発振結果と発信機２０からＪＴＡＧ−ＬＳＩ１００までの配線経路を簡易かつ適切に試験することができる。

また、実施例１によれば、ＪＴＡＧ−ＬＳＩ１０は、発振器２０によって出力された信号を入力ピン１１から受信し、信号の周波数をカウントし、周波数が所定数以上である場合には、バウンダリレジスタセル１２に所定の値を記憶させるように制御する。このため、ＪＴＡＧ−ＬＳＩ１０は、バウンダリレジスタセル１２に記憶された値を出力し、出力された値を観測することで、発信器２０の発振結果と発振器２０からＪＴＡＧ−ＬＳＩ１０までの配線経路を適切に試験することが可能である。

ところで、上記の実施例１では、発振器からの出力信号の周波数が所定の閾値以上である場合には、所定の値をバウンダリレジスタセルに記憶させてＴＤＯで出力する場合を説明した。しかし、実施例はこれに限定されるものではなく、発振器からの出力信号の周波数を測定し、周波数をこれを専用セルに記憶させてＴＤＯで出力するようにしてもよい。

そこで、以下の実施例２では、発振器からの出力信号の周波数を測定し、周波数を専用セルに記憶させてＴＤＯで出力する場合として、図７〜図１０を用いて、実施例２に係るＪＴＡＧ−ＬＳＩ１０Ａについて説明する。図７は、実施例２に係るＪＴＡＧ−ＬＳＩの構成を示すブロック図である。図８は、ＪＴＡＧ−ＬＳＩの詳細な構成を示すブロック図である。図９は、周波数測定回路の詳細な構成を示すブロック図である。図１０は、周波数測定処理のタイムチャートを示す図である。

図７に示すように、ＪＴＡＧ−ＬＳＩ１０Ａは、図１に示したＪＴＡＧ−ＬＳＩ１０と比較して、発振検出回路１５の代わりに周波数測定回路１６を新たに有する点が相違する。かかるＪＴＡＧ−ＬＳＩ１０Ａにおいて、周波数測定回路１６は、発振器２０から出力された出力信号を検出し、該出力信号の周波数をカウントし、カウントされた周波数を記憶する周波数読取セルに記憶する。

ここで、図８を用いて、実施例２に係るＪＴＡＧ−ＬＳＩ１０Ａの詳細な回路構成について説明する。図８に示すように、ＪＴＡＧ−ＬＳＩ１０Ａは、周波数測定回路１６、複数の命令レジスタ１７、命令デコーダ１８、複数の周波数読取セル１９、ＭＰＸ（Multiplexer：マルチプレクサ）１９ａを有する。

命令レジスタ１７は、コネクタ３０を介して試験機からＴＤＩとして受信した命令であって、ＪＴＡＧ−ＬＳＩ１０Ａ内の動作を決めるための命令を記憶する。また、命令デコーダ１８は、命令レジスタ１７に記憶された命令コードを読み込んで、命令コードをデコードする。ここで、実施例２に係るＪＴＡＧ−ＬＳＩ１０Ａでは、入力ピンから入力された信号の値をバウンダリレジスタ１２に記憶する通常の試験の命令コードである「EXTEST」とともに、カウンタ読み出し命令である「CLKTEST」を専用命令と、この命令に対応するデータレジスタとして周波数読み取りセルを新たに設ける。そして、ＪＴＡＧ−ＬＳＩ１０Ａは、カウンタ読み出し命令のコードをShift-IRで命令レジスタに送り、Update-IRで命令レジスタに取り込む。

周波数読取セル１９は、発振器２０によって出力された信号の周波数であって、周波数測定回路１６がカウントした周波数を記憶する。なお、かかる周波数読取セル１９は、「CLKTEST」命令に対応するデータセルとして周波数を記憶する。ＭＰＸ１９ａは、バウンダリレジスタセル１２に記憶された値、命令レジスタ１７からの値、または、周波数読取セル１９に記憶された値のいずれかを選択し、選択された値を読み出してＴＤＯから出力する。

周波数測定回路１６は、発振器２０によって出力された信号を入力ピン１１から受信し、該信号の周波数をカウントし、該カウントされた周波数を記憶する周波数読取セル１９に記憶させるように制御する。

ここで、図９を用いて、周波数測定回路１６の詳しい回路構成について説明する。図９に示すように、周波数測定回路１６は、クロックカウンタ回路１６ａ、論理和回路１６ｂ、論理積回路１６ｃ、否定回路１６ｄ、ＭＰＸ１６ｅを有する。なお、論理和回路１６ｂ、論理積回路１６ｃ、否定回路１６ｄは、図４の論理和回路１５ｂ、論理積回路１５ｃ、否定回路１５ｄと同様の構成であり、説明を省略する。

クロックカウンタ回路１６ａは、図４のクロックカウンタ回路１５ａと比較して、カウントした周波数を周波数読取セル１９に出力する出力端子ＱＡ、ＱＢ、ＱＣ、ＱＤ、ＱＥおよびＱｎを有する。クロックカウンタ回路１６ａは、出力信号の周波数をカウントし、カウントされた周波数を出力端子ＱＡ、ＱＢ、ＱＣ、ＱＤ、ＱＥおよびＱｎから周波数読取セル１９に出力する。

また、ＭＰＸ１６ｅは、発振器２０から入力信号を受信し、いずれの入力信号の周波数をカウントするかを選択する。図９の例では、ＭＰＸ１６ｅは、複数の発振器２０から入力信号を受信しており、命令の一部のビットを入力選択の信号として受信し、いずれかの入力信号の周波数をカウントするかを選択する。

また、ここで、図１０を用いて、周波数測定処理について説明する。図１０は、周波数測定処理のタイムチャートを示す図である。なお、図１０の例では、横軸が時間軸を示し、ＴＭＳ、ＴＣＫ、ＣＲＹおよびバウンダリレジスタセル１２は、横線がある場合には、値が「１」であり、横線がない場合には、値が「０」であることを示している。また、図１０の例では、ＪＴＡＧステートでは、ＴＡＰコントローラのステートを示し、クロックカウンタでは、クロックカウンタの状態を示している。

図１０に示すように、周波数測定回路１６は、ＪＴＡＧステートがshiftIRである場合には、カウンタ読み出し命令であるＣＬＫＴＥＳＴの命令コードを命令レジスタ１７に送り、ExitIRからUpdate-IRステートに移行する。

そして、周波数測定回路１６は、ＪＴＡＧステートがUpdate-IRステートである場合には、クロックカウンタ回路１６ａのリセット端子に「１」を出力して、クロックカウンタを「０」にする。そして、次のＴＣＫの立ち上がりエッジでＴＭＳが「１」であるので、Update-IRからSelectDRステートに遷移し、ＴＣＫが「１」である間にクロックカウンタが発振器２０からの入力信号パルスをカウントし、カウント結果を保持する。そして、周波数測定回路１６は、カウンタ上限値まで達した場合には、キャリーの値を「１」しカウントを停止すると共にカウンタ上限を示す。

その後、次のＴＣＫの立ち上がりエッジでＴＭＳが「０」であるので、SelectDRからcaptureDRに遷移し、その次のＴＣＫの立ち上がりエッジで、カウント結果を周波数読取セル１９に取り込む。この時ＴＭＳが「０」であるので、captureDRからShifiDRに遷移する。次にShifiDRステートに於いてＴＣＫの立ち上がりエッジ毎に、周波数読取セル１９の値をＴＤＯの方向に１ビットシフトし、ＴＤＯからＪＴＡＧ−ＬＳＩ１０ｂに順次値を押し出す。

このように実施例２によれば、ＪＴＡＧ−ＬＳＩ１０Ａは、発振器によって出力された信号の周波数を記憶する周波数読取セル１９を有する。そして、ＪＴＡＧ−ＬＳＩ１０Ａは、発振器２０によって出力された信号を入力ピン１１から受信し、信号の周波数をカウントし、カウントされた周波数を記憶する周波数読取セル１９に記憶させるように制御する。このため、発振器２０からＪＴＡＧ−ＬＳＩ１０までの配線経路を適切に試験することができるとともに、発振器２０の周波数を適切に把握することが可能である。

さて、これまで本発明の実施例について説明したが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では実施例３として本発明に含まれる他の実施例を説明する。

（１）選択回路
上記の実施例１では、発振器からの出力信号の周波数が所定の閾値以上である場合には、所定の値をバウンダリレジスタセルに記憶させてＴＤＯで出力する場合を説明した。しかし、出力信号が発振していることを検出した場合にバウンダリレジスタセルに所定の値を記憶させるか、または、発振器から出力された出力信号の値をバウンダリレジスタセルに記憶させるかを選択できるようにしてもよい。

例えば、発振器がＪＴＡＧ−ＬＳＩとは別の基板に搭載されており、コネクタから入力ピン１１を通して発振信号を受ける場合には、コネクタから受信した信号の値を直接バウンダリレジスタセル１２に記憶して試験を行うことが容易である。

このため、図１１に示すように、外部ピンに接続されないバウンダリレジスタセル１２Ａを用いて、発振検出回路２０の出力をバウンダリレジスタ１２に記憶するか入力ピンから入力された信号の値をバウンダリレジスタ１２に記憶するかを選択する選択回路４０を新たに設ける。

例えば、図１１の例では、外部ピンに接続されないバウンダリレジスタセル１２Ａの値が「０」の場合には、発振検出回路２０の出力をバウンダリレジスタ１２に記憶する。また、バウンダリレジスタセル１２Ａの値が「１」の場合には、入力ピンから入力された信号の値をバウンダリレジスタ１２に記憶する。

このように、ＪＴＡＧ−ＬＳＩでは、発振器が出力した信号が発振していることを検出した場合にバウンダリレジスタセル１２に所定の値を記憶させるか、または、発振器から出力された出力信号の値をバウンダリレジスタセル１２に記憶させるかを選択する。このため、発振器がＪＴＡＧ−ＬＳＩとは別の基板に搭載されている場合であっても、発振器からＪＴＡＧ−ＬＳＩまでの配線経路を適切に試験することが可能である。

（２）システム構成等
また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

また、本実施例において説明した各処理のうち、自動的におこなわれるものとして説明した処理の全部または一部を手動的におこなうこともでき、あるいは、手動的におこなわれるものとして説明した処理の全部または一部を公知の方法で自動的におこなうこともできる。この他、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。

１０、１０ａ、１０Ａ ＪＴＡＧ−ＬＳＩ
１１ 入力ピン
１２ バウンダリレジスタセル
１３ 出力ピン
１４ ＴＡＰコントローラ
１５ 発振検出回路
１５ａ クロックカウンタ回路
１５ｂ 論理和回路
１５ｃ 論理積回路
１５ｄ 否定回路
１６ 周波数測定回路
１７ 命令レジスタ
１８ 命令デコーダ
１９ 周波数読取セル
１９ａ ＭＰＸ
２０ 発振器
３０ コネクタ

Claims (5)

1. 入力ピンから入力された信号の値を記憶するレジスタセルと、
   前記入力ピンから入力された信号の値を前記レジスタセルに記憶するように制御し、前記レジスタセルに記憶された値を外部に出力するように制御する制御部と、
   発振器によって出力された信号を前記入力ピンから受信し、該信号が発振していることを検出した場合には、前記レジスタセルに所定の値を記憶させる発振検出部と、
   を有することを特徴とする集積回路。
2. 前記発振検出部は、前記発振器によって出力された信号を前記入力ピンから受信し、該信号の周波数をカウントし、該周波数が所定数以上である場合には、前記レジスタセルに所定の値を記憶させることを特徴とする請求項１に記載の集積回路。
3. 前記発振器によって出力された信号の周波数を記憶する周波数記憶用セルをさらに有し、
   前記発振検出部は、前記発振器によって出力された信号を前記入力ピンから受信し、該信号の周波数をカウントし、該カウントされた前記周波数を記憶する周波数記憶用セルに記憶させることを特徴とする請求項１に記載の集積回路。
4. 前記発振検出部によって前記発振器が出力した信号が発振していることを検出した場合に前記レジスタセルに所定の値を記憶させるか、または、前記発振器から出力された出力信号の値を前記レジスタセルに記憶させるかを選択する選択部をさらに有することを特徴とする請求項１〜３のいずれか一つに記載の集積回路。
5. 発振器によって出力された信号を入力ピンから受信し、該信号が発振していることを検出した場合には、前記入力ピンから入力された信号の値を記憶するレジスタセルに所定の値を記憶させる発振検出ステップと、
   前記レジスタセルに記憶された値を外部に出力するように制御する制御ステップと、
   を含んだことを特徴とする試験方法。

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