JP3587144B2 - 半導体記憶装置及びその検査方法 - Google Patents

半導体記憶装置及びその検査方法 Download PDF

Info

Publication number
JP3587144B2
JP3587144B2 JP2000255078A JP2000255078A JP3587144B2 JP 3587144 B2 JP3587144 B2 JP 3587144B2 JP 2000255078 A JP2000255078 A JP 2000255078A JP 2000255078 A JP2000255078 A JP 2000255078A JP 3587144 B2 JP3587144 B2 JP 3587144B2
Authority
JP
Japan
Prior art keywords
oscillation
circuit
self
counter
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000255078A
Other languages
English (en)
Other versions
JP2002074994A (ja
Inventor
智 茂内
正二 坂元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2000255078A priority Critical patent/JP3587144B2/ja
Publication of JP2002074994A publication Critical patent/JP2002074994A/ja
Application granted granted Critical
Publication of JP3587144B2 publication Critical patent/JP3587144B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は半導体記憶装置及びその検査方法に関し、特に、ダイナミックランダムアクセスメモリ(DRAM)のセルフリフレッシュ動作に関するテスト回路、及びその検査方法に関する。
【0002】
【従来の技術】
半導体記憶装置の一種であるDRAMは、内部発振回路により内部リフレッシュアドレスカウンタ回路を動作させ、リフレッシュ動作を行うことによってメモリセルのデータを保持している。
【0003】
図4はこのような従来の半導体記憶装置を示すブロック図である。図4において1は内部発振回路、2はリフレッシュアドレスカウンタ回路、3はインターフェース回路、6はカウンタである。
【0004】
図4に示す従来の半導体記憶装置において、内部発振回路の発振周波数を検査する場合、リフレッシュアドレスカウンタ回路2で用いられる発振クロックSFCIをインターフェース回路3を介してモニタ用外部端子から出力し、その出力波形を検査装置(テスタ)にて期待値と比較して検査を行っていた。
【0005】
【発明が解決しようとする課題】
しかしながら、従来の検査方法においては、出力波形をテスタにて期待値と比較する際、内部発振回路が非同期であることから、被測定チップ毎のバラツキが大きく、同期信号の測定を基本とするテスタでは測定が困難であった。
【0006】
本発明は、内部発振回路の正確な周期を検査によって容易に得ることを目的とする。
【0007】
【課題を解決するための手段】
この課題を解決するために本発明の半導体記憶装置は、内部発振回路と、前記内部発振回路の出力が入力されるリフレッシュアドレスカウンタ回路と、前記リフレッシュアドレスカウンタ回路で用いられる発振クロックが入力され、発振クロックモニタイネーブル信号及びセルフリフレッシュ信号に応答して前記発振クロックをカウントするセルフ発振カウンタテスト回路と、前記セルフ発振カウンタテスト回路とモニタ用外部端子との間に設けられたインターフェース回路とを備えている。
【0008】
これによって、発振クロックをセルフ発振カウンタテスト回路でカウントし、モニタ用外部端子から読出し、内部発振回路の正確な周期を容易に検査することができる。
【0009】
さらに、本発明の半導体記憶装置の前記セルフ発振カウンタテスト回路には、セレクタを設け、発振クロックモニタイネーブル信号に応答して、前記セレクタを介して、前記発振クロック又は前記発振クロックのカウント値を前記モニタ用外部端子に出力するよう構成している
【0010】
これによって、セレクタを介して発振クロックを外部に出力し、発振クロックの波形観測を行うことも可能になる。
【0011】
本発明の半導体記憶装置の検査方法は、前記セルフ発振カウンタテスト回路から前記セレクタを介して前記発振クロックのカウント値データを前記モニタ用外部端子に読出し、測定時間と前記カウント値データから演算によって発振周期を求めることを特徴とする。
【0012】
これによって、テスタを用いて、内部発振回路の正確な発振周期を容易に求めることが可能になる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【0014】
図1は本発明の一実施の形態による半導体記憶装置を示すブロック図である。図1の半導体記憶装置は、例えば混載DRAMのDRAMコアとして用いられる。
【0015】
図1において1はセルフリフレッシュ用内部発振回路、2はリフレッシュアドレスカウンタ回路、3はインターフェース回路、4はテストデコード回路、5はセルフ発振カウンタテスト回路、6は第1のカウンタ、7はスキャン回路で構成された第2のカウンタ、8は第1のセレクタ、9は第2のセレクタである。
【0016】
図2は本発明の一実施の形態による半導体記憶装置の検査時の動作を示すタイミングチャートである。図1及び図2を参照して、本発明の一実施の形態による半導体記憶装置の動作を説明する。
【0017】
まずセルフ発振カウンタテスト回路5の第2のカウンタ7をセットするために、テストデコード回路4へ入力された発振カウントデータ読み出し信号SLFCOUTが“L”、発振クロックモニタイネーブル信号SLFTESTが“L”、セルフリフレッシュ信号RSLFが“L”の状態で、セルフ発振カウンタテスト回路5にクロックCLKを入力する。この時、第2のカウンタ7のセット入力Sはセルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTによりセット状態となり、また、第2のカウンタ7の入力NTはセルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTによりノーマル状態となっている。第1のセレクタでは、セルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTにより、リフレッシュアドレスカウンタ回路2で用いられる発振クロックSFCIが選択されている。
【0018】
次にセルフ発振カウンタテスト回路5の第2のカウンタ7のデータをシフトするために、テストデコード回路4へ入力された発振カウントデータ読み出し信号SLFCOUTが“H”、発振クロックモニタイネーブル信号SLFTESTが“L”、セルフリフレッシュ信号RSLFが“L”の状態で、セルフ発振カウンタテスト回路5にクロックCLKを入力する。この時第2のカウンタ7のセット入力Sはセルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTによりセット状態が解除され、NT入力はセルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTによりシフト状態となる。第1のセレクタ8では、セルフリフレッシュ信号RSLFと発振カウントデータ読み出し信号SLFCOUTによりクロックCLKが選択され、セルフ発振カウンタテスト回路5の第2のカウンタ7にクロックCLKが入力される。
【0019】
その後テストデコード回路4へ入力された発振カウントデータ読み出し信号SLFCOUTが“H”、発振クロックモニタイネーブル信号SLFTESTが“L”の状態で、クロックCLKを停止後、セルフリフレッシュ信号RSLFを“H”にすることにより内部発振回路1が動作し、出力SFCFによりリフレッシュアドレスカウンタ回路2に設けられた第1のカウンタ6がカウントアップされると、リフレッシュアドレスカウンタ回路2から取り出された発振クロックSFCIがセルフ発振カウンタテスト回路5の第1のセレクタ8に入力される。第1のセレクタ8では、発振カウントデータ読み出し信号SLFCOUTとセルフリフレッシュ信号RSLFの反転信号が入力されたAND回路の出力により発振クロックSFCIが選択される。すると発振クロックSFCIがセルフ発振カウンタテスト回路5の第2のカウンタ7のクロックとなり、第2のカウンタ7がカウントアップされる。
【0020】
予め決めた一定時間の後、セルフリフレッシュ信号RSLFを“L”にし、クロックCLKの供給を再開することにより、セルフ発振カウンタテスト回路5の第2のカウンタ7のデータがシフトされ、信号SLFDATAとしてセルフ発振カウンタテスト回路5の第2のセレクタ9に入力される。第2のセレクタ9では、発振クロックモニタイネーブル信号SLFTESTにより信号SLFDATAが選択される。すると信号SLFDATAがインターフェース回路3を通ってモニタ用外部端子に出力される。
【0021】
図3は本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャートである。図3に示すように、外部に出力されたカウンタデータをテスタのパターンプログラムを実行し、テスタの内部メモリに取り込み、カウント数を計算する。そして予め決めた一定時間(測定時間)をカウント数で割ることで、内部発振回路1の発振周期を求めることが出来る。
【0022】
また、テストデコード回路4へ入力された発振カウントデータ読み出し信号SLFCOUTが“L”、発振クロックモニタイネーブル信号SLFTESTが“H”の状態で、セルフリフレッシュ信号RSLFを“H”にすることにより内部発振回路1が動作し、出力SFCFによりリフレッシュアドレスカウンタ回路2に設けられた第1のカウンタ6がカウントアップされると、リフレッシュアドレスカウンタ回路2から取り出された発振クロックSFCIがセルフ発振カウンタテスト回路5の第2のセレクタ9に入力される。第2のセレクタ9では、発振クロックモニタイネーブル信号SLFTESTにより発振クロックSFCIが選択される。すると発振クロックSFCIがインターフェース回路3を通ってモニタ用外部端子に出力される。
【0023】
これにより、発振クロックの波形観測も可能となる。
【0024】
【発明の効果】
以上のように本発明によれば、半導体記憶装置のリフレッシュアドレスカウンタ回路で用いられる発振クロックの周期を正確かつ容易に検査することができ、また、セレクタを用いることにより、従来同様発振クロックの波形観測も可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態による半導体記憶装置を示すブロック図
【図2】本発明の一実施の形態による半導体記憶装置の動作を示すタイミング図
【図3】本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャート
【図4】従来の半導体記憶装置を示すブロック図
【符号の説明】
1 内部発振回路
2 リフレッシュアドレスカウンタ回路
3 インターフェース回路
4 テストデコード回路
5 セルフ発振カウンタテスト回路
6 第1のカウンタ
7 第2のカウンタ
8 第1のセレクタ
9 第2のセレクタ

Claims (2)

  1. 内部発振回路と、前記内部発振回路の出力が入力されるリフレッシュアドレスカウンタ回路と、前記リフレッシュアドレスカウンタ回路で用いられる発振クロックが入力され、発振クロックモニタイネーブル信号及びセルフリフレッシュ信号に応答して前記発振クロックをカウントするセルフ発振カウンタテスト回路と、前記セルフ発振カウンタテスト回路とモニタ用外部端子との間に設けられたインターフェース回路とを備え、前記セルフ発振カウンタテスト回路はセレクタを備え、発振クロックモニタイネーブル信号に応答して、前記セレクタを介して、前記発振クロック又は前記発振クロックのカウント値を前記モニタ用外部端子に出力することを特徴とする半導体記憶装置。
  2. 請求項1記載の半導体記憶装置の検査方法であって、前記セルフ発振カウンタテスト回路から前記セレクタを介して前記発振クロックのカウント値データを前記モニタ用外部端子に読出し、測定時間と前記カウント値データから演算によって発振周期を求めることを特徴とする半導体記憶装置の検査方法。
JP2000255078A 2000-08-25 2000-08-25 半導体記憶装置及びその検査方法 Expired - Fee Related JP3587144B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000255078A JP3587144B2 (ja) 2000-08-25 2000-08-25 半導体記憶装置及びその検査方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000255078A JP3587144B2 (ja) 2000-08-25 2000-08-25 半導体記憶装置及びその検査方法

Publications (2)

Publication Number Publication Date
JP2002074994A JP2002074994A (ja) 2002-03-15
JP3587144B2 true JP3587144B2 (ja) 2004-11-10

Family

ID=18743927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000255078A Expired - Fee Related JP3587144B2 (ja) 2000-08-25 2000-08-25 半導体記憶装置及びその検査方法

Country Status (1)

Country Link
JP (1) JP3587144B2 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4703398B2 (ja) * 2005-12-28 2011-06-15 Okiセミコンダクタ株式会社 半導体集積回路およびその試験方法
JP5018292B2 (ja) * 2007-07-10 2012-09-05 富士通セミコンダクター株式会社 メモリ装置
JP2009021707A (ja) 2007-07-10 2009-01-29 Fujitsu Microelectronics Ltd 発振装置、その調整方法及びメモリ装置
KR20100128045A (ko) 2009-05-27 2010-12-07 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법
EP2631662A4 (en) 2010-10-19 2014-08-13 Fujitsu Ltd INTEGRATED CIRCUIT AND TESTING METHOD
KR20210007386A (ko) * 2019-07-11 2021-01-20 에스케이하이닉스 주식회사 모니터링 회로 및 반도체 장치

Also Published As

Publication number Publication date
JP2002074994A (ja) 2002-03-15

Similar Documents

Publication Publication Date Title
US7673203B2 (en) Interconnect delay fault test controller and test apparatus using the same
US7164264B2 (en) Dynamic silicon characterization observability using functional clocks for system or run-time process characterization
JP3587144B2 (ja) 半導体記憶装置及びその検査方法
CN106158044B (zh) Sram访问时间的测试电路与测试方法
EP1543339B1 (en) Method and apparatus for determining iddq
US20070016833A1 (en) Method For Performing Built-In And At-Speed Test In System-On-Chip
US20100107026A1 (en) Semiconductor device having built-in self-test circuit and method of testing the same
JP4237038B2 (ja) 半導体集積回路装置
JP4480238B2 (ja) 半導体装置
JP2008209201A (ja) 電流測定方法及び半導体集積回路
CN111312323B (zh) Sram时序测试电路、方法和存储器
JP3686039B2 (ja) 半導体集積回路装置およびその使用方法
KR100996091B1 (ko) 테스트 모드에서 내부 검출 신호들을 출력하는 반도체메모리 장치
JP2004530247A (ja) ダイナミックメモリおよびダイナミックメモリをテストするための方法
JP3761612B2 (ja) 半導体集積回路及びその試験方法
US7178071B2 (en) Device for and method of examining the signal performance of semiconductor circuits
JP2003203495A (ja) 半導体記憶装置の試験装置及び試験方法
JPH11283397A (ja) 半導体記憶装置とその試験方法
US7310753B2 (en) Internal signal test device and method thereof
JPH06259962A (ja) 半導体メモリ装置
Chen Analysis of vmin variability in complex digital logic via post-silicon profiling
JP5254898B2 (ja) 半導体検査方法
JP2008216030A (ja) 半導体試験システム
JPWO2009066764A1 (ja) 半導体集積回路装置及びそのテスト方法
JPS59203971A (ja) Lsi検査装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040720

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040802

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070820

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080820

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090820

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100820

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110820

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120820

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees