JP3587144B2 - 半導体記憶装置及びその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその検査方法に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュ動作に関するテスト回路、及びその検査方法に関する。
【０００２】
【従来の技術】
半導体記憶装置の一種であるＤＲＡＭは、内部発振回路により内部リフレッシュアドレスカウンタ回路を動作させ、リフレッシュ動作を行うことによってメモリセルのデータを保持している。
【０００３】
図４はこのような従来の半導体記憶装置を示すブロック図である。図４において１は内部発振回路、２はリフレッシュアドレスカウンタ回路、３はインターフェース回路、６はカウンタである。
【０００４】
図４に示す従来の半導体記憶装置において、内部発振回路の発振周波数を検査する場合、リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩをインターフェース回路３を介してモニタ用外部端子から出力し、その出力波形を検査装置（テスタ）にて期待値と比較して検査を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の検査方法においては、出力波形をテスタにて期待値と比較する際、内部発振回路が非同期であることから、被測定チップ毎のバラツキが大きく、同期信号の測定を基本とするテスタでは測定が困難であった。
【０００６】
本発明は、内部発振回路の正確な周期を検査によって容易に得ることを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明の半導体記憶装置は、内部発振回路と、前記内部発振回路の出力が入力されるリフレッシュアドレスカウンタ回路と、前記リフレッシュアドレスカウンタ回路で用いられる発振クロックが入力され、発振クロックモニタイネーブル信号及びセルフリフレッシュ信号に応答して前記発振クロックをカウントするセルフ発振カウンタテスト回路と、前記セルフ発振カウンタテスト回路とモニタ用外部端子との間に設けられたインターフェース回路とを備えている。
【０００８】
これによって、発振クロックをセルフ発振カウンタテスト回路でカウントし、モニタ用外部端子から読出し、内部発振回路の正確な周期を容易に検査することができる。
【０００９】
さらに、本発明の半導体記憶装置の前記セルフ発振カウンタテスト回路には、セレクタを設け、発振クロックモニタイネーブル信号に応答して、前記セレクタを介して、前記発振クロック又は前記発振クロックのカウント値を前記モニタ用外部端子に出力するよう構成している。
【００１０】
これによって、セレクタを介して発振クロックを外部に出力し、発振クロックの波形観測を行うことも可能になる。
【００１１】
本発明の半導体記憶装置の検査方法は、前記セルフ発振カウンタテスト回路から前記セレクタを介して前記発振クロックのカウント値データを前記モニタ用外部端子に読出し、測定時間と前記カウント値データから演算によって発振周期を求めることを特徴とする。
【００１２】
これによって、テスタを用いて、内部発振回路の正確な発振周期を容易に求めることが可能になる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
図１は本発明の一実施の形態による半導体記憶装置を示すブロック図である。図１の半導体記憶装置は、例えば混載ＤＲＡＭのＤＲＡＭコアとして用いられる。
【００１５】
図１において１はセルフリフレッシュ用内部発振回路、２はリフレッシュアドレスカウンタ回路、３はインターフェース回路、４はテストデコード回路、５はセルフ発振カウンタテスト回路、６は第１のカウンタ、７はスキャン回路で構成された第２のカウンタ、８は第１のセレクタ、９は第２のセレクタである。
【００１６】
図２は本発明の一実施の形態による半導体記憶装置の検査時の動作を示すタイミングチャートである。図１及び図２を参照して、本発明の一実施の形態による半導体記憶装置の動作を説明する。
【００１７】
まずセルフ発振カウンタテスト回路５の第２のカウンタ７をセットするために、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｌ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”、セルフリフレッシュ信号ＲＳＬＦが“Ｌ”の状態で、セルフ発振カウンタテスト回路５にクロックＣＬＫを入力する。この時、第２のカウンタ７のセット入力Ｓはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりセット状態となり、また、第２のカウンタ７の入力ＮＴはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりノーマル状態となっている。第１のセレクタでは、セルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴにより、リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩが選択されている。
【００１８】
次にセルフ発振カウンタテスト回路５の第２のカウンタ７のデータをシフトするために、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｈ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”、セルフリフレッシュ信号ＲＳＬＦが“Ｌ”の状態で、セルフ発振カウンタテスト回路５にクロックＣＬＫを入力する。この時第２のカウンタ７のセット入力Ｓはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりセット状態が解除され、ＮＴ入力はセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりシフト状態となる。第１のセレクタ８では、セルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりクロックＣＬＫが選択され、セルフ発振カウンタテスト回路５の第２のカウンタ７にクロックＣＬＫが入力される。
【００１９】
その後テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｈ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”の状態で、クロックＣＬＫを停止後、セルフリフレッシュ信号ＲＳＬＦを“Ｈ”にすることにより内部発振回路１が動作し、出力ＳＦＣＦによりリフレッシュアドレスカウンタ回路２に設けられた第１のカウンタ６がカウントアップされると、リフレッシュアドレスカウンタ回路２から取り出された発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第１のセレクタ８に入力される。第１のセレクタ８では、発振カウントデータ読み出し信号ＳＬＦＣＯＵＴとセルフリフレッシュ信号ＲＳＬＦの反転信号が入力されたＡＮＤ回路の出力により発振クロックＳＦＣＩが選択される。すると発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第２のカウンタ７のクロックとなり、第２のカウンタ７がカウントアップされる。
【００２０】
予め決めた一定時間の後、セルフリフレッシュ信号ＲＳＬＦを“Ｌ”にし、クロックＣＬＫの供給を再開することにより、セルフ発振カウンタテスト回路５の第２のカウンタ７のデータがシフトされ、信号ＳＬＦＤＡＴＡとしてセルフ発振カウンタテスト回路５の第２のセレクタ９に入力される。第２のセレクタ９では、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴにより信号ＳＬＦＤＡＴＡが選択される。すると信号ＳＬＦＤＡＴＡがインターフェース回路３を通ってモニタ用外部端子に出力される。
【００２１】
図３は本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャートである。図３に示すように、外部に出力されたカウンタデータをテスタのパターンプログラムを実行し、テスタの内部メモリに取り込み、カウント数を計算する。そして予め決めた一定時間（測定時間）をカウント数で割ることで、内部発振回路１の発振周期を求めることが出来る。
【００２２】
また、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｌ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｈ”の状態で、セルフリフレッシュ信号ＲＳＬＦを“Ｈ”にすることにより内部発振回路１が動作し、出力ＳＦＣＦによりリフレッシュアドレスカウンタ回路２に設けられた第１のカウンタ６がカウントアップされると、リフレッシュアドレスカウンタ回路２から取り出された発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第２のセレクタ９に入力される。第２のセレクタ９では、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴにより発振クロックＳＦＣＩが選択される。すると発振クロックＳＦＣＩがインターフェース回路３を通ってモニタ用外部端子に出力される。
【００２３】
これにより、発振クロックの波形観測も可能となる。
【００２４】
【発明の効果】
以上のように本発明によれば、半導体記憶装置のリフレッシュアドレスカウンタ回路で用いられる発振クロックの周期を正確かつ容易に検査することができ、また、セレクタを用いることにより、従来同様発振クロックの波形観測も可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体記憶装置を示すブロック図
【図２】本発明の一実施の形態による半導体記憶装置の動作を示すタイミング図
【図３】本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャート
【図４】従来の半導体記憶装置を示すブロック図
【符号の説明】
１ 内部発振回路
２ リフレッシュアドレスカウンタ回路
３ インターフェース回路
４ テストデコード回路
５ セルフ発振カウンタテスト回路
６ 第１のカウンタ
７ 第２のカウンタ
８ 第１のセレクタ
９ 第２のセレクタ
【発明の属する技術分野】
本発明は半導体記憶装置及びその検査方法に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のセルフリフレッシュ動作に関するテスト回路、及びその検査方法に関する。
【０００２】
【従来の技術】
半導体記憶装置の一種であるＤＲＡＭは、内部発振回路により内部リフレッシュアドレスカウンタ回路を動作させ、リフレッシュ動作を行うことによってメモリセルのデータを保持している。
【０００３】
図４はこのような従来の半導体記憶装置を示すブロック図である。図４において１は内部発振回路、２はリフレッシュアドレスカウンタ回路、３はインターフェース回路、６はカウンタである。
【０００４】
図４に示す従来の半導体記憶装置において、内部発振回路の発振周波数を検査する場合、リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩをインターフェース回路３を介してモニタ用外部端子から出力し、その出力波形を検査装置（テスタ）にて期待値と比較して検査を行っていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の検査方法においては、出力波形をテスタにて期待値と比較する際、内部発振回路が非同期であることから、被測定チップ毎のバラツキが大きく、同期信号の測定を基本とするテスタでは測定が困難であった。
【０００６】
本発明は、内部発振回路の正確な周期を検査によって容易に得ることを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明の半導体記憶装置は、内部発振回路と、前記内部発振回路の出力が入力されるリフレッシュアドレスカウンタ回路と、前記リフレッシュアドレスカウンタ回路で用いられる発振クロックが入力され、発振クロックモニタイネーブル信号及びセルフリフレッシュ信号に応答して前記発振クロックをカウントするセルフ発振カウンタテスト回路と、前記セルフ発振カウンタテスト回路とモニタ用外部端子との間に設けられたインターフェース回路とを備えている。
【０００８】
これによって、発振クロックをセルフ発振カウンタテスト回路でカウントし、モニタ用外部端子から読出し、内部発振回路の正確な周期を容易に検査することができる。
【０００９】
さらに、本発明の半導体記憶装置の前記セルフ発振カウンタテスト回路には、セレクタを設け、発振クロックモニタイネーブル信号に応答して、前記セレクタを介して、前記発振クロック又は前記発振クロックのカウント値を前記モニタ用外部端子に出力するよう構成している。
【００１０】
これによって、セレクタを介して発振クロックを外部に出力し、発振クロックの波形観測を行うことも可能になる。
【００１１】
本発明の半導体記憶装置の検査方法は、前記セルフ発振カウンタテスト回路から前記セレクタを介して前記発振クロックのカウント値データを前記モニタ用外部端子に読出し、測定時間と前記カウント値データから演算によって発振周期を求めることを特徴とする。
【００１２】
これによって、テスタを用いて、内部発振回路の正確な発振周期を容易に求めることが可能になる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
図１は本発明の一実施の形態による半導体記憶装置を示すブロック図である。図１の半導体記憶装置は、例えば混載ＤＲＡＭのＤＲＡＭコアとして用いられる。
【００１５】
図１において１はセルフリフレッシュ用内部発振回路、２はリフレッシュアドレスカウンタ回路、３はインターフェース回路、４はテストデコード回路、５はセルフ発振カウンタテスト回路、６は第１のカウンタ、７はスキャン回路で構成された第２のカウンタ、８は第１のセレクタ、９は第２のセレクタである。
【００１６】
図２は本発明の一実施の形態による半導体記憶装置の検査時の動作を示すタイミングチャートである。図１及び図２を参照して、本発明の一実施の形態による半導体記憶装置の動作を説明する。
【００１７】
まずセルフ発振カウンタテスト回路５の第２のカウンタ７をセットするために、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｌ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”、セルフリフレッシュ信号ＲＳＬＦが“Ｌ”の状態で、セルフ発振カウンタテスト回路５にクロックＣＬＫを入力する。この時、第２のカウンタ７のセット入力Ｓはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりセット状態となり、また、第２のカウンタ７の入力ＮＴはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりノーマル状態となっている。第１のセレクタでは、セルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴにより、リフレッシュアドレスカウンタ回路２で用いられる発振クロックＳＦＣＩが選択されている。
【００１８】
次にセルフ発振カウンタテスト回路５の第２のカウンタ７のデータをシフトするために、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｈ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”、セルフリフレッシュ信号ＲＳＬＦが“Ｌ”の状態で、セルフ発振カウンタテスト回路５にクロックＣＬＫを入力する。この時第２のカウンタ７のセット入力Ｓはセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりセット状態が解除され、ＮＴ入力はセルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりシフト状態となる。第１のセレクタ８では、セルフリフレッシュ信号ＲＳＬＦと発振カウントデータ読み出し信号ＳＬＦＣＯＵＴによりクロックＣＬＫが選択され、セルフ発振カウンタテスト回路５の第２のカウンタ７にクロックＣＬＫが入力される。
【００１９】
その後テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｈ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｌ”の状態で、クロックＣＬＫを停止後、セルフリフレッシュ信号ＲＳＬＦを“Ｈ”にすることにより内部発振回路１が動作し、出力ＳＦＣＦによりリフレッシュアドレスカウンタ回路２に設けられた第１のカウンタ６がカウントアップされると、リフレッシュアドレスカウンタ回路２から取り出された発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第１のセレクタ８に入力される。第１のセレクタ８では、発振カウントデータ読み出し信号ＳＬＦＣＯＵＴとセルフリフレッシュ信号ＲＳＬＦの反転信号が入力されたＡＮＤ回路の出力により発振クロックＳＦＣＩが選択される。すると発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第２のカウンタ７のクロックとなり、第２のカウンタ７がカウントアップされる。
【００２０】
予め決めた一定時間の後、セルフリフレッシュ信号ＲＳＬＦを“Ｌ”にし、クロックＣＬＫの供給を再開することにより、セルフ発振カウンタテスト回路５の第２のカウンタ７のデータがシフトされ、信号ＳＬＦＤＡＴＡとしてセルフ発振カウンタテスト回路５の第２のセレクタ９に入力される。第２のセレクタ９では、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴにより信号ＳＬＦＤＡＴＡが選択される。すると信号ＳＬＦＤＡＴＡがインターフェース回路３を通ってモニタ用外部端子に出力される。
【００２１】
図３は本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャートである。図３に示すように、外部に出力されたカウンタデータをテスタのパターンプログラムを実行し、テスタの内部メモリに取り込み、カウント数を計算する。そして予め決めた一定時間（測定時間）をカウント数で割ることで、内部発振回路１の発振周期を求めることが出来る。
【００２２】
また、テストデコード回路４へ入力された発振カウントデータ読み出し信号ＳＬＦＣＯＵＴが“Ｌ”、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴが“Ｈ”の状態で、セルフリフレッシュ信号ＲＳＬＦを“Ｈ”にすることにより内部発振回路１が動作し、出力ＳＦＣＦによりリフレッシュアドレスカウンタ回路２に設けられた第１のカウンタ６がカウントアップされると、リフレッシュアドレスカウンタ回路２から取り出された発振クロックＳＦＣＩがセルフ発振カウンタテスト回路５の第２のセレクタ９に入力される。第２のセレクタ９では、発振クロックモニタイネーブル信号ＳＬＦＴＥＳＴにより発振クロックＳＦＣＩが選択される。すると発振クロックＳＦＣＩがインターフェース回路３を通ってモニタ用外部端子に出力される。
【００２３】
これにより、発振クロックの波形観測も可能となる。
【００２４】
【発明の効果】
以上のように本発明によれば、半導体記憶装置のリフレッシュアドレスカウンタ回路で用いられる発振クロックの周期を正確かつ容易に検査することができ、また、セレクタを用いることにより、従来同様発振クロックの波形観測も可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体記憶装置を示すブロック図
【図２】本発明の一実施の形態による半導体記憶装置の動作を示すタイミング図
【図３】本発明の一実施の形態による半導体記憶装置の検査方法を示すフローチャート
【図４】従来の半導体記憶装置を示すブロック図
【符号の説明】
１ 内部発振回路
２ リフレッシュアドレスカウンタ回路
３ インターフェース回路
４ テストデコード回路
５ セルフ発振カウンタテスト回路
６ 第１のカウンタ
７ 第２のカウンタ
８ 第１のセレクタ
９ 第２のセレクタ
Claims (2)
- 内部発振回路と、前記内部発振回路の出力が入力されるリフレッシュアドレスカウンタ回路と、前記リフレッシュアドレスカウンタ回路で用いられる発振クロックが入力され、発振クロックモニタイネーブル信号及びセルフリフレッシュ信号に応答して前記発振クロックをカウントするセルフ発振カウンタテスト回路と、前記セルフ発振カウンタテスト回路とモニタ用外部端子との間に設けられたインターフェース回路とを備え、前記セルフ発振カウンタテスト回路はセレクタを備え、発振クロックモニタイネーブル信号に応答して、前記セレクタを介して、前記発振クロック又は前記発振クロックのカウント値を前記モニタ用外部端子に出力することを特徴とする半導体記憶装置。
- 請求項１記載の半導体記憶装置の検査方法であって、前記セルフ発振カウンタテスト回路から前記セレクタを介して前記発振クロックのカウント値データを前記モニタ用外部端子に読出し、測定時間と前記カウント値データから演算によって発振周期を求めることを特徴とする半導体記憶装置の検査方法。
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|---|---|---|---|
| JP2000255078A JP3587144B2 (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置及びその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255078A JP3587144B2 (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002074994A JP2002074994A (ja) | 2002-03-15 |
| JP3587144B2 true JP3587144B2 (ja) | 2004-11-10 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000255078A Expired - Fee Related JP3587144B2 (ja) | 2000-08-25 | 2000-08-25 | 半導体記憶装置及びその検査方法 |
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| JP5018292B2 (ja) * | 2007-07-10 | 2012-09-05 | 富士通セミコンダクター株式会社 | メモリ装置 |
| JP2009021707A (ja) | 2007-07-10 | 2009-01-29 | Fujitsu Microelectronics Ltd | 発振装置、その調整方法及びメモリ装置 |
| KR20100128045A (ko) | 2009-05-27 | 2010-12-07 | 삼성전자주식회사 | 반도체 메모리 장치의 셀프 리프레시 주기 측정 방법 |
| EP2631662A4 (en) | 2010-10-19 | 2014-08-13 | Fujitsu Ltd | INTEGRATED CIRCUIT AND TESTING METHOD |
| KR20210007386A (ko) * | 2019-07-11 | 2021-01-20 | 에스케이하이닉스 주식회사 | 모니터링 회로 및 반도체 장치 |
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2000
- 2000-08-25 JP JP2000255078A patent/JP3587144B2/ja not_active Expired - Fee Related
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