JP2003203495A - 半導体記憶装置の試験装置及び試験方法 - Google Patents
半導体記憶装置の試験装置及び試験方法Info
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C2029/5602—Interface to device under test
Abstract
(57)【要約】
【課題】 ポーズ実力等の性能の異なる複数個のメモリ
デバイスを同時に試験することができる試験装置及び試
験方法を提供する。 【解決手段】 ＤＲＡＭ等のＤＵＴを接続する接続部２
２Ａと、テストパターン発生装置１から出力されるテス
トパターンに対応して上記接続部に書き込み信号を与え
るドライバ回路２１Ａと、ＤＵＴのポーズ時間及び読み
出し時間を設定するタイマー２４Ａと、上記接続部に接
続され、ＤＵＴからの読み出し信号のレベルにもとづい
てＤＵＴの良否を判定し、判定結果を結果処理回路３に
伝達する判定回路２３Ａと、上記テストパターンに対応
して上記ドライバ回路及び判定回路の動作を制御するカ
ウンタ２５Ａとを有するテスト回路２Ａを複数個備え、
上記各テスト回路の接続部に接続された複数個のＤＵＴ
を同時にテストするようにした構成。
デバイスを同時に試験することができる試験装置及び試
験方法を提供する。 【解決手段】 ＤＲＡＭ等のＤＵＴを接続する接続部２
２Ａと、テストパターン発生装置１から出力されるテス
トパターンに対応して上記接続部に書き込み信号を与え
るドライバ回路２１Ａと、ＤＵＴのポーズ時間及び読み
出し時間を設定するタイマー２４Ａと、上記接続部に接
続され、ＤＵＴからの読み出し信号のレベルにもとづい
てＤＵＴの良否を判定し、判定結果を結果処理回路３に
伝達する判定回路２３Ａと、上記テストパターンに対応
して上記ドライバ回路及び判定回路の動作を制御するカ
ウンタ２５Ａとを有するテスト回路２Ａを複数個備え、
上記各テスト回路の接続部に接続された複数個のＤＵＴ
を同時にテストするようにした構成。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
の試験装置及び試験方法、特に再書き込みあるいはリフ
レッシュが必要な半導体記憶装置で、性能が異なるもの
を複数個同時に試験するようにした試験装置及び試験方
法に関するものである。
の試験装置及び試験方法、特に再書き込みあるいはリフ
レッシュが必要な半導体記憶装置で、性能が異なるもの
を複数個同時に試験するようにした試験装置及び試験方
法に関するものである。
【０００２】
【従来の技術】一般に、半導体記憶装置（以下、メモリ
デバイスという）の試験は、生産性を考慮して複数個の
メモリデバイスを試験装置に接続し、同時測定により実
施されることが多い。この場合、試験装置は複数個のメ
モリデバイスに同一の電気信号を印加して測定を実施す
る。この方法は、多数のメモリデバイスを一括して処理
することが可能であり、試験装置を制御するハード／ソ
フトのリソースを節約するという面からもメリットが大
きい。しかし、各メモリデバイスの性能がそれぞれ異な
る場合において、各メモリデバイスの実力を判定しよう
とする場合には、複数個のメモリデバイスを一括して測
定することは困難であった。これは、性能の異なる複数
個のメモリデバイスそれぞれに合わせた測定を１個ずつ
実施する必要があるためである。
デバイスという）の試験は、生産性を考慮して複数個の
メモリデバイスを試験装置に接続し、同時測定により実
施されることが多い。この場合、試験装置は複数個のメ
モリデバイスに同一の電気信号を印加して測定を実施す
る。この方法は、多数のメモリデバイスを一括して処理
することが可能であり、試験装置を制御するハード／ソ
フトのリソースを節約するという面からもメリットが大
きい。しかし、各メモリデバイスの性能がそれぞれ異な
る場合において、各メモリデバイスの実力を判定しよう
とする場合には、複数個のメモリデバイスを一括して測
定することは困難であった。これは、性能の異なる複数
個のメモリデバイスそれぞれに合わせた測定を１個ずつ
実施する必要があるためである。
【０００３】
【発明が解決しようとする課題】このように、従来の試
験装置では性能が異なるメモリデバイスに対しては１個
ずつ測定を実施する必要があったが、１個ずつの測定で
は測定時間が非常に長くなり、処理能力の低下によるテ
ストコストの上昇につながるという問題点があった。こ
の問題点は試験対象となるメモリデバイスの数と同数の
テスト信号入出力回路や結果判定回路を準備して複数個
のメモリデバイスの実力を同時に測定し判定するように
すれば解決できるが、反面、装置構成の複雑化によるコ
ストの上昇や信号制御が困難になる等の問題点が発生す
る。
験装置では性能が異なるメモリデバイスに対しては１個
ずつ測定を実施する必要があったが、１個ずつの測定で
は測定時間が非常に長くなり、処理能力の低下によるテ
ストコストの上昇につながるという問題点があった。こ
の問題点は試験対象となるメモリデバイスの数と同数の
テスト信号入出力回路や結果判定回路を準備して複数個
のメモリデバイスの実力を同時に測定し判定するように
すれば解決できるが、反面、装置構成の複雑化によるコ
ストの上昇や信号制御が困難になる等の問題点が発生す
る。
【０００４】この発明は、上記のような問題点に対処す
るためになされたもので、性能、特にポーズ実力の異な
る複数個のメモリデバイスを同時に試験することができ
る試験装置及び試験方法を提供することを目的とする。
るためになされたもので、性能、特にポーズ実力の異な
る複数個のメモリデバイスを同時に試験することができ
る試験装置及び試験方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明に係る半導体装
置の試験装置は、再書き込みあるいはリフレッシュが必
要な被試験半導体記憶装置を接続する接続部と、テスト
パターン発生装置から出力されるテストパターンに対応
して上記接続部に書き込み信号を与えるドライバ回路
と、上記被試験半導体記憶装置のポーズ時間及び読み出
し時間を設定するタイマーと、上記接続部に接続され、
上記被試験半導体記憶装置からの読み出し信号のレベル
にもとづいて上記被試験半導体記憶装置の良否を判定
し、判定結果を結果処理回路に伝達する判定回路と、上
記テストパターンに対応して上記ドライバ回路及び判定
回路の動作を制御するカウンタとを有するテスト回路を
複数個備え、上記各テスト回路の接続部に接続された複
数個の被試験半導体記憶装置を同時にテストするように
したものである。
置の試験装置は、再書き込みあるいはリフレッシュが必
要な被試験半導体記憶装置を接続する接続部と、テスト
パターン発生装置から出力されるテストパターンに対応
して上記接続部に書き込み信号を与えるドライバ回路
と、上記被試験半導体記憶装置のポーズ時間及び読み出
し時間を設定するタイマーと、上記接続部に接続され、
上記被試験半導体記憶装置からの読み出し信号のレベル
にもとづいて上記被試験半導体記憶装置の良否を判定
し、判定結果を結果処理回路に伝達する判定回路と、上
記テストパターンに対応して上記ドライバ回路及び判定
回路の動作を制御するカウンタとを有するテスト回路を
複数個備え、上記各テスト回路の接続部に接続された複
数個の被試験半導体記憶装置を同時にテストするように
したものである。
【０００６】この発明に係る半導体装置の試験装置は、
また、上記判定回路が、上記読み出し信号を所定のレベ
ルと比較するコンパレータによって構成されるものであ
る。
また、上記判定回路が、上記読み出し信号を所定のレベ
ルと比較するコンパレータによって構成されるものであ
る。
【０００７】この発明に係る半導体装置の試験方法は、
上述したいずれかの試験装置によって、ポーズ実力の異
なる複数個の被試験半導体記憶装置を同時にテストする
ようにしたものである。
上述したいずれかの試験装置によって、ポーズ実力の異
なる複数個の被試験半導体記憶装置を同時にテストする
ようにしたものである。
【０００８】この発明に係る半導体装置の試験方法は、
また、複数個の被試験半導体記憶装置にそれぞれ全面書
き込みを行なった後、各テスト回路のタイマーを動作さ
せてポーズを実施し、ポーズ完了後、各テスト回路毎に
全面読み出しを行なうようにしたものである。
また、複数個の被試験半導体記憶装置にそれぞれ全面書
き込みを行なった後、各テスト回路のタイマーを動作さ
せてポーズを実施し、ポーズ完了後、各テスト回路毎に
全面読み出しを行なうようにしたものである。
【０００９】この発明に係る半導体装置の試験方法は、
また、ポーズ時間中は、各テスト回路のカウンタによっ
て各テスト回路のドライバ回路から被試験半導体記憶装
置への入力と判定回路の出力を遮断するようにしたもの
である。
また、ポーズ時間中は、各テスト回路のカウンタによっ
て各テスト回路のドライバ回路から被試験半導体記憶装
置への入力と判定回路の出力を遮断するようにしたもの
である。
【００１０】この発明に係る半導体装置の試験方法は、
また、各テスト回路のポーズ時間が、各テスト回路の接
続部にそれぞれ接続された被試験半導体記憶装置の保持
特性に対応して設定されるものである。
また、各テスト回路のポーズ時間が、各テスト回路の接
続部にそれぞれ接続された被試験半導体記憶装置の保持
特性に対応して設定されるものである。
【００１１】この発明に係る半導体装置の試験方法は、
また、所定のテスト回路の読み出しが完了した時、他の
テスト回路の読み出しが完了していない場合には、読み
出しが完了したテスト回路のカウンタによって、そのド
ライバ回路から被試験半導体記憶装置への入力と判定回
路の出力を遮断して待機するようにしたものである。
また、所定のテスト回路の読み出しが完了した時、他の
テスト回路の読み出しが完了していない場合には、読み
出しが完了したテスト回路のカウンタによって、そのド
ライバ回路から被試験半導体記憶装置への入力と判定回
路の出力を遮断して待機するようにしたものである。
【００１２】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図で、メモリデバイスの
試験において、信号の保持特性を試験するポーズ（Ｐａ
ｕｓｅ）テスト用の構成を示すものである。ポーズテス
トは、書き込みあるいはリフレッシュが必要なメモリデ
バイス、例えばＤＲＡＭを対象としたもので、全面書き
込みをして所定の信号レベルにし、所定時間放置（ポー
ズ）した後、全面読み出しを行ない、書き込み信号レベ
ルに対する読み出し信号レベルの比が所定値以上、例え
ば８０％以上であるかどうかをチェックして良否判定を
行なうものである。上記の書き込み信号レベルを保持す
るポーズ時間（ポーズ実力）は個々のメモリデバイスに
よって異なるため、個々のメモリデバイスについて周知
のバイナリサーチ（２分法による検索）と呼ばれる検知
方法で数回のサーチを繰り返すことによって検知され
る。
実施の形態１を図にもとづいて説明する。図１は、実施
の形態１の構成を示すブロック図で、メモリデバイスの
試験において、信号の保持特性を試験するポーズ（Ｐａ
ｕｓｅ）テスト用の構成を示すものである。ポーズテス
トは、書き込みあるいはリフレッシュが必要なメモリデ
バイス、例えばＤＲＡＭを対象としたもので、全面書き
込みをして所定の信号レベルにし、所定時間放置（ポー
ズ）した後、全面読み出しを行ない、書き込み信号レベ
ルに対する読み出し信号レベルの比が所定値以上、例え
ば８０％以上であるかどうかをチェックして良否判定を
行なうものである。上記の書き込み信号レベルを保持す
るポーズ時間（ポーズ実力）は個々のメモリデバイスに
よって異なるため、個々のメモリデバイスについて周知
のバイナリサーチ（２分法による検索）と呼ばれる検知
方法で数回のサーチを繰り返すことによって検知され
る。
【００１３】このようにして、異なるポーズ時間が検知
された複数個のメモリデバイスを同時にテストする実施
の形態１の構成を図１にもとづいて説明する。図１にお
いて、１は試験用のテストパターンを発生するテストパ
ターン発生装置である。テストパターンの内容について
は後述する。２Ａ、２Ｂ……２Ｎは上記テストパターン
発生装置１からのテストパターンを受けてポーズ実力の
異なる複数個の被試験メモリデバイス（以下、ＤＵＴと
いう）をそれぞれテストするためＤＵＴの数と同数設け
られるテスト回路で、以下に述べる各装置によって構成
されている。なお、以下の説明ではテスト回路２Ａにつ
いてのみ述べるが、他の各テスト回路２Ｂ……２Ｎもそ
れぞれ同様に構成されているものである。
された複数個のメモリデバイスを同時にテストする実施
の形態１の構成を図１にもとづいて説明する。図１にお
いて、１は試験用のテストパターンを発生するテストパ
ターン発生装置である。テストパターンの内容について
は後述する。２Ａ、２Ｂ……２Ｎは上記テストパターン
発生装置１からのテストパターンを受けてポーズ実力の
異なる複数個の被試験メモリデバイス（以下、ＤＵＴと
いう）をそれぞれテストするためＤＵＴの数と同数設け
られるテスト回路で、以下に述べる各装置によって構成
されている。なお、以下の説明ではテスト回路２Ａにつ
いてのみ述べるが、他の各テスト回路２Ｂ……２Ｎもそ
れぞれ同様に構成されているものである。
【００１４】即ち、２１Ａはテストパターン発生装置１
のテストパターンに対応したテスト信号を発生して後述
するＤＵＴ１に書き込むドライバ回路、２２Ａはテスト
回路２ＡでテストされるＤＵＴの１つであるＤＵＴ１を
接続する接続部で、上記ドライバ回路２１Ａに接続され
てドライバ回路２１Ａからの書き込み信号をＤＵＴ１に
与えると共に、読み出し時にはＤＵＴ１からの読み出し
信号を後述する判定回路に与えるものである。２３Ａは
接続部２２Ａを経てＤＵＴ１から読み出された信号のレ
ベルをチェックしてＤＵＴ１の良否の判定を行なう判定
回路で、読み出し信号を所定の基準値（図示せず）と比
較し、基準値以上の場合に良品と判定する比較器によっ
て構成されている。
のテストパターンに対応したテスト信号を発生して後述
するＤＵＴ１に書き込むドライバ回路、２２Ａはテスト
回路２ＡでテストされるＤＵＴの１つであるＤＵＴ１を
接続する接続部で、上記ドライバ回路２１Ａに接続され
てドライバ回路２１Ａからの書き込み信号をＤＵＴ１に
与えると共に、読み出し時にはＤＵＴ１からの読み出し
信号を後述する判定回路に与えるものである。２３Ａは
接続部２２Ａを経てＤＵＴ１から読み出された信号のレ
ベルをチェックしてＤＵＴ１の良否の判定を行なう判定
回路で、読み出し信号を所定の基準値（図示せず）と比
較し、基準値以上の場合に良品と判定する比較器によっ
て構成されている。
【００１５】２４ＡはＤＵＴのポーズ時間及び読み出し
時間を設定するタイマー、２５Ａはタイマーと共働して
ドライバ回路２１Ａ及び判定回路２３Ａの動作を制御す
るカウンタで、例えばＤＵＴ１への書き込み時にはドラ
イバ回路２１ＡにＨ信号を与えてドライバ回路を動作さ
せると共に、判定回路２３ＡにＬ信号を与えて判定回路
の動作を停止させ、ポーズ時には、ドライバ回路２１
Ａ、判定回路２３Ａに共にＬ信号を与えてそれぞれの動
作を停止させることにより、ＤＵＴ１への入出力を遮断
し、読み出し時には判定回路２３ＡにＨ信号を与えて動
作させると共に、ドライバ回路２１ＡにＬ信号を与えて
ドライバ回路を停止させるように構成されている。３は
各テスト回路の判定回路から判定結果を収集してテスト
結果を集計処理する結果処理回路である。
時間を設定するタイマー、２５Ａはタイマーと共働して
ドライバ回路２１Ａ及び判定回路２３Ａの動作を制御す
るカウンタで、例えばＤＵＴ１への書き込み時にはドラ
イバ回路２１ＡにＨ信号を与えてドライバ回路を動作さ
せると共に、判定回路２３ＡにＬ信号を与えて判定回路
の動作を停止させ、ポーズ時には、ドライバ回路２１
Ａ、判定回路２３Ａに共にＬ信号を与えてそれぞれの動
作を停止させることにより、ＤＵＴ１への入出力を遮断
し、読み出し時には判定回路２３ＡにＨ信号を与えて動
作させると共に、ドライバ回路２１ＡにＬ信号を与えて
ドライバ回路を停止させるように構成されている。３は
各テスト回路の判定回路から判定結果を収集してテスト
結果を集計処理する結果処理回路である。
【００１６】次に、ポーズ実力の異なる２つのＤＵＴで
あるＤＵＴ１とＤＵＴ２を対象として同時にポーズテス
トを行なう場合の手順を図２にもとづいて説明する。図
２において、（２）はテストパターンの設定内容を示す
もので、ｔ0がスタート、ｔ5がエンドである。また、
（１）及び（３）はそれぞれ上記テストパターンに対応
したＤＵＴ１及びＤＵＴ２のテスト工程を示すものであ
る。この場合、ＤＵＴ１及びＤＵＴ２のポーズ時間は、
それぞれバイナリサーチを数回行なった状態で認定され
ているポーズ時間としている。
あるＤＵＴ１とＤＵＴ２を対象として同時にポーズテス
トを行なう場合の手順を図２にもとづいて説明する。図
２において、（２）はテストパターンの設定内容を示す
もので、ｔ0がスタート、ｔ5がエンドである。また、
（１）及び（３）はそれぞれ上記テストパターンに対応
したＤＵＴ１及びＤＵＴ２のテスト工程を示すものであ
る。この場合、ＤＵＴ１及びＤＵＴ２のポーズ時間は、
それぞれバイナリサーチを数回行なった状態で認定され
ているポーズ時間としている。
【００１７】まず、テストパターンに対応して時点ｔ0
からｔ1までＤＵＴ１及びＤＵＴ２に全面書き込みを実
施する。時点ｔ1で全面書き込みを完了し、同時にＤＵ
Ｔ１及びＤＵＴ２のそれぞれのポーズ時間を設定したタ
イマー２４Ａ、２４Ｂが動作し、ＤＵＴ１およびＤＵＴ
２はそれぞれポーズをスタートする。ポーズ時間中はＤ
ＵＴ１及びＤＵＴ２のカウンタ２５Ａ及び２５Ｂが動作
してＤＵＴ１のドライバ回路２１Ａと判定回路２３Ａ及
びＤＵＴ２のドライバ回路２１Ｂと判定回路２３Ｂにそ
れぞれ所定の信号を与えることにより、ＤＵＴ１及びＤ
ＵＴ２に対する入力及び出力信号が遮断されることにな
る。また、テストパターンのポーズ時間は複数のＤＵＴ
のポーズ時間のうち、最も短いものに対応して設定され
ているため、各ＤＵＴのタイマーは、テストパターンの
ポーズ完了時点と同時点あるいはそれ以降にポーズの完
了を指示することになるが、ＤＵＴ１のポーズ時間は図
２に示すように、テストパターンのポーズ時間と同じで
あるため、ＤＵＴ１は時点ｔ2でポーズを完了し、テス
トパターンに対応して時点ｔ3まで全面読み出しに移行
する。この時、ＤＵＴ２はタイマー２４Ｂによってポー
ズ時間が継続しており、カウンタ２５Ｂによってドライ
バ回路２１Ｂ及び判定回路２３Ｂが入出力信号を遮断し
ているため、図示のように、ポーズが続行される。
からｔ1までＤＵＴ１及びＤＵＴ２に全面書き込みを実
施する。時点ｔ1で全面書き込みを完了し、同時にＤＵ
Ｔ１及びＤＵＴ２のそれぞれのポーズ時間を設定したタ
イマー２４Ａ、２４Ｂが動作し、ＤＵＴ１およびＤＵＴ
２はそれぞれポーズをスタートする。ポーズ時間中はＤ
ＵＴ１及びＤＵＴ２のカウンタ２５Ａ及び２５Ｂが動作
してＤＵＴ１のドライバ回路２１Ａと判定回路２３Ａ及
びＤＵＴ２のドライバ回路２１Ｂと判定回路２３Ｂにそ
れぞれ所定の信号を与えることにより、ＤＵＴ１及びＤ
ＵＴ２に対する入力及び出力信号が遮断されることにな
る。また、テストパターンのポーズ時間は複数のＤＵＴ
のポーズ時間のうち、最も短いものに対応して設定され
ているため、各ＤＵＴのタイマーは、テストパターンの
ポーズ完了時点と同時点あるいはそれ以降にポーズの完
了を指示することになるが、ＤＵＴ１のポーズ時間は図
２に示すように、テストパターンのポーズ時間と同じで
あるため、ＤＵＴ１は時点ｔ2でポーズを完了し、テス
トパターンに対応して時点ｔ3まで全面読み出しに移行
する。この時、ＤＵＴ２はタイマー２４Ｂによってポー
ズ時間が継続しており、カウンタ２５Ｂによってドライ
バ回路２１Ｂ及び判定回路２３Ｂが入出力信号を遮断し
ているため、図示のように、ポーズが続行される。
【００１８】ＤＵＴ１の全面読み出しは時点ｔ3で完了
するため、その後、ＤＵＴ２のテストが完了する時点ｔ
5までタイマー２４Ａによってポーズ時間が設定され、
カウンタ２５Ａからドライバ回路２１Ａ、判定回路２３
Ａに所定の信号が与えられてＤＵＴ１に対する入出力信
号が再び遮断される。時点ｔ4でＤＵＴ２のポーズが完
了し、その時点でのテストパターンの全面読み出し指令
に対応して時点ｔ5まで全面読み出しが行なわれる。Ｄ
ＵＴ２の読み出しスタートは、カウンタ２５Ｂの制御に
より先頭アドレスからスタートしてもよいし、タイマー
２４Ｂの制御により途中のアドレスからスタートしても
よい。読み出された信号は判定回路２３Ｂにおいて所定
の基準値と比較され、基準値以上か以下かを判定するこ
とにより、ＤＵＴ２の良否を判定して結果処理回路３に
送られる。ＤＵＴ１については全面読み出しが行なわれ
る時点ｔ2からｔ3の間で判定回路２３Ａによって上記と
同様な判定が行なわれ、判定結果が結果処理回路３に送
られる。即ち、ＤＵＴ１及びＤＵＴ２の両方の読み出し
が完了した時点で、ＤＵＴ１については時点ｔ1からｔ2
のポーズ時間における良否（Ｐａｓｓ／Ｆａｉｌ）判定
が行なわれ、ＤＵＴ２については時点ｔ1からｔ4のポー
ズ時間における良否（Ｐａｓｓ／Ｆａｉｌ）判定が行な
われ、同時にテストが完了する。
するため、その後、ＤＵＴ２のテストが完了する時点ｔ
5までタイマー２４Ａによってポーズ時間が設定され、
カウンタ２５Ａからドライバ回路２１Ａ、判定回路２３
Ａに所定の信号が与えられてＤＵＴ１に対する入出力信
号が再び遮断される。時点ｔ4でＤＵＴ２のポーズが完
了し、その時点でのテストパターンの全面読み出し指令
に対応して時点ｔ5まで全面読み出しが行なわれる。Ｄ
ＵＴ２の読み出しスタートは、カウンタ２５Ｂの制御に
より先頭アドレスからスタートしてもよいし、タイマー
２４Ｂの制御により途中のアドレスからスタートしても
よい。読み出された信号は判定回路２３Ｂにおいて所定
の基準値と比較され、基準値以上か以下かを判定するこ
とにより、ＤＵＴ２の良否を判定して結果処理回路３に
送られる。ＤＵＴ１については全面読み出しが行なわれ
る時点ｔ2からｔ3の間で判定回路２３Ａによって上記と
同様な判定が行なわれ、判定結果が結果処理回路３に送
られる。即ち、ＤＵＴ１及びＤＵＴ２の両方の読み出し
が完了した時点で、ＤＵＴ１については時点ｔ1からｔ2
のポーズ時間における良否（Ｐａｓｓ／Ｆａｉｌ）判定
が行なわれ、ＤＵＴ２については時点ｔ1からｔ4のポー
ズ時間における良否（Ｐａｓｓ／Ｆａｉｌ）判定が行な
われ、同時にテストが完了する。
【００１９】
【発明の効果】この発明に係る半導体記憶装置の試験装
置及び試験方法は、以上のように構成されているため、
ポーズ実力の異なる複数のＤＵＴのテストを同時に実施
し、各ＤＵＴ毎の判定結果を個別に求めることができ
る。また、測定するＤＵＴの数よりも少ないパターン発
生装置及び結果処理回路によって複数のＤＵＴの同時試
験を実施することができる。
置及び試験方法は、以上のように構成されているため、
ポーズ実力の異なる複数のＤＵＴのテストを同時に実施
し、各ＤＵＴ毎の判定結果を個別に求めることができ
る。また、測定するＤＵＴの数よりも少ないパターン発
生装置及び結果処理回路によって複数のＤＵＴの同時試
験を実施することができる。
【図１】 この発明の実施の形態１の構成を示すブロッ
ク図である。
ク図である。
【図２】 実施の形態１においてポーズ実力の異なる複
数のＤＵＴのポーズテストを同時に実施する手順を示す
説明図である。
数のＤＵＴのポーズテストを同時に実施する手順を示す
説明図である。
１ テストパターン発生装置、 ２Ａ、２Ｂ……２Ｎ
テスト回路、 ２１Ａ、２１Ｂ……２１Ｎ ドライ
バ回路、 ２２Ａ、２２Ｂ……２２Ｎ 接続部、
２３Ａ、２３Ｂ……２３Ｎ 判定回路、 ２４Ａ、２
４Ｂ……２４Ｎタイマー、 ２５Ａ、２５Ｂ……２５
Ｎ カウンタ、 ３ 結果処理回路、 ＤＵＴ１、
ＤＵＴ２……ＤＵＴｎ 被試験メモリデバイス。
テスト回路、 ２１Ａ、２１Ｂ……２１Ｎ ドライ
バ回路、 ２２Ａ、２２Ｂ……２２Ｎ 接続部、
２３Ａ、２３Ｂ……２３Ｎ 判定回路、 ２４Ａ、２
４Ｂ……２４Ｎタイマー、 ２５Ａ、２５Ｂ……２５
Ｎ カウンタ、 ３ 結果処理回路、 ＤＵＴ１、
ＤＵＴ２……ＤＵＴｎ 被試験メモリデバイス。
Claims (7)
- 【請求項１】 再書き込みあるいはリフレッシュが必要
な被試験半導体記憶装置を接続する接続部と、テストパ
ターン発生装置から出力されるテストパターンに対応し
て上記接続部に書き込み信号を与えるドライバ回路と、
上記被試験半導体記憶装置のポーズ時間及び読み出し時
間を設定するタイマーと、上記接続部に接続され、上記
被試験半導体記憶装置からの読み出し信号のレベルにも
とづいて上記被試験半導体記憶装置の良否を判定し、判
定結果を結果処理回路に伝達する判定回路と、上記テス
トパターンに対応して上記ドライバ回路及び判定回路の
動作を制御するカウンタとを有するテスト回路を複数個
備え、上記各テスト回路の接続部に接続された複数個の
被試験半導体記憶装置を同時にテストするようにした半
導体記憶装置の試験装置。 - 【請求項２】 上記判定回路は、上記読み出し信号を所
定のレベルと比較するコンパレータによって構成される
ことを特徴とする請求項１記載の半導体記憶装置の試験
装置。 - 【請求項３】 請求項１または請求項２記載の試験装置
によって、ポーズ実力の異なる複数個の被試験半導体記
憶装置を同時にテストすることを特徴とする半導体記憶
装置の試験方法。 - 【請求項４】 複数個の被試験半導体記憶装置にそれぞ
れ全面書き込みを行なった後、各テスト回路のタイマー
を動作させてポーズを実施し、ポーズ完了後、各テスト
回路毎に全面読み出しを行なうようにしたことを特徴と
する請求項３記載の半導体記憶装置の試験方法。 - 【請求項５】 ポーズ時間中は、各テスト回路のカウン
タによって各テスト回路のドライバ回路から被試験半導
体記憶装置への入力と判定回路の出力を遮断するように
したことを特徴とする請求項４記載の半導体記憶装置の
試験方法。 - 【請求項６】 各テスト回路のポーズ時間は、各テスト
回路の接続部にそれぞれ接続された被試験半導体記憶装
置の保持特性に対応して設定されることを特徴とする請
求項４または請求項５記載の半導体記憶装置の試験方
法。 - 【請求項７】 所定のテスト回路の読み出しが完了した
時、他のテスト回路の読み出しが完了していない場合に
は、読み出しが完了したテスト回路のカウンタによっ
て、そのドライバ回路から被試験半導体記憶装置への入
力と判定回路の出力を遮断して待機するようにしたこと
を特徴とする請求項４〜請求項６のいずれか１項記載の
半導体記憶装置の試験方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005091362A (ja) * | 2003-09-17 | 2005-04-07 | Agilent Technol Inc | ドメインクロスを有するチャネル |
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