JPH01140500A - 半導体メモリ評価装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体メモリ評価装置に関し、特に半導体メ
モリの動作評価を実際にそのメモリが使用される状況に
近い形で行なう場合に使用される半導体メモリ評価装置
に関する。

（従来の技術） 従来の半導体メモリ評価装置を第２図に示す。

この半導体メモリ評価装置は、アドレス、データ。

コントロール信号よりなるテストパターンと出力期待値
パターンを発生し、テストパターンにより実際に被試験
メモリから読み出されたデータと出力期待値パターンと
を比較してメモリの機能試験を行なう構成である。

第２図において、テストベクタバス３２には、タイミン
グ発生器（ＴＧ）１　、　アルゴリズミックパターン発
生器（ＡＬＰＧ）２　、プログラマブルデータセレクタ
（ＰＤＳ）３　、波形フォーマットコントローラ（ＦＣ
）４．　　ドライバ（ＤＲ）５　、　　アナログコンパ
レータ（ＡＣＰ）１３　、デジタルコンパレータ（ＤＣ
Ｐ）１０が接続されており、入力電圧設定器（ＶＩ）６
からは被試験メモリ（ＤＵＴ）７に引加する信号群のド
ライバレベルがドライバ（ＤＲ）５に入力され、出力比
較電圧設定器（ＶＯ）９からは、被試験メモリ（ＤＵＴ
）７から出力されたデータと比較する為の基準電圧がア
ナログコンパレータ（ＡＣＰ）８に入力される。

また、これらのテストユニットは、テストプロセッサ（
ＴＰ）３０によってテストユニット制御バス３１を介し
て制御される。

動作としては、まず任意のテストタイミング、テルトパ
ターンを用いて試験メモリ７中を駆動する。そして、そ
のテストパターンによってメモリＴから読み出された信
号と出力比較電圧設定器９に設定された基準電圧とをア
ナログコンパレータ８によってレベル比較しその比較結
果をメモリからの読み出しデータとしてデジタルコンパ
レータ１０に転送する。次にデジタルコンパレータ１０
によってアルゴリズミックパターン発生器２から出力さ
れる期待値とその読み出しデータとをデジタル的に比較
しその比較結果３３によってメモリの良否の判定を行な
う。

このように、従来の半導体メモリ評価装置では、任意の
アルゴリズムをもったテストパターンによって試験が行
われる。テストパターンは、その評価装置特有の二−モ
ニックによってマイクロプログラム化され、そのプログ
ラムは試験前にアルゴリズミックパターン発生器２に転
送され、試験命令を受けてアルゴリズミックパターン発
生器２でそのプログラムが実行される。このプログラム
の実行によりアルゴリズミックパターン発生器２からは
、アドレス、データ、コントロール等のテストパターン
と出力期待値パターンが出力される。

テストパターンは、アドレスシーケンスパターンと、デ
ータパターンに大別され、アドレスシーケンスパターン
は、Ｎ系　Ｎ３／２系　Ｎ２系に分類される。−船釣に
は、ダイアゴナル、マーチ、デイスターブ、ギヤロッピ
ング等のアクセス方法が広く知られており、それぞれ試
験の目的、種類によって使い分けられる。また、それぞ
れのテストパターンのテスト時間と不良検出率を比較し
た場合　Ｎ　２系パターンはテスト時間が長いと同時に
不良検出率も高く、Ｎ系パターンはテスト時間は短いが
不良検出率は低いことが知られている。通常の試験にお
いては、テスト時間の関係からＮ系パターンが使用され
、Ｎ２系パターンはサンプリングして行われる場合が多
い。

しかしながら、近年のメモリの大容量化に伴い、例えば
メガビットデバイスの開発ではそのメモリ評価にＮ系パ
ターンですら数秒のテスト時間が必要となってしまい、
短時間で高い不良検出率を得るのは非常に困難となって
来ている。

（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、半導体メ
モリの機能試験を実使用状態に近い形で行ない、短時間
の測定で高い不良検出率が得られる半導体メモリ評価装
置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明による半導体メモリの評価装置は、アドレス、
データ、コントロール信号よりなるテストパターンと出
力期待値パターンを発生しそのテストパターンによって
実際に被試験メモリから読み出したデータと出力期待値
パターンとを比較してメモリの機能試験を行なう半導体
メモリ評価装置において、所定のアルゴリズムに基づい
てアドレス、データ、コントロール信号よりなるテスト
パターンおよび出力期待値パターンを発生するアルゴリ
ズミックパターン発生器と、アドレス。

データ、コントロール信号よりなるテストパターンをラ
ンダムに発生するランダムパターン発生器と、前記アル
ゴリズミックパターン発生器の出力と前記ランダムパタ
ーン発生器の出力とを入力とし、テストパターンを出力
するロジックセレクタと、前記ロジックセレクタの出力
を記憶するパターントレースメモリと、前記被試験用メ
モリと同一データの読み出しおよび書込みが前記ロジッ
クセレクタの出力によってなされ、出力期待値パターン
を発生する期待値発生メモリとを具備したことを特徴と
する。

（作用） 前記構成の半導体メモリ評価装置にあっては、テストパ
ターンの発生にランダムパターン発生器を用いているの
で非試験用メモリを実使用状態に近い形で機能評価する
ことができるので、高い不良検出率を得ることができる
。また、パターントレースメモリによってテストパター
ンが記憶されるため、ランダムなテストパターンを用い
てもどのパターンで不良が発生したかを検出することが
できる。

（実施例） 以下、図面を参照してこの発明あ実施例を説明する。

第１図はこの発明の一実施例に係わる半導体メモリ評価
装置の構成を示すプロ・ンク図である。この半導体メモ
リ評価装置は、第２図に示した従来の評価装置と同様に
アドレス、データ、コントロール信号よりなるテストパ
ターンと出力期待値ノくターンを発生しそのテストパタ
ーンによって実際に被試験メモリから読み出したデータ
と出力期待値パターンとを比較してメモリの機能試験を
行なう構成であるが、従来の構成に加えランダムパター
ン発生器（ＲＰＣ）２０、ロジックセレクタ（ＬＳＥＬ
）２１、パターントレースメモリ（ＰＴＭ）２２、期待
値発生メモリ（ＣＰＭ）２１、および書込み判定メモリ
（ＷＴＭ）２４が設けられている。

ランダムパターン発生器２０は、タイミング発生器１か
ら出力されるタイミングでアドレス、データ、コントロ
ール信号をランダムに発生する。ロジックセレクタ２１
は、アルゴリズミックノくターン発生器２の出力とラン
ダムパターン発生器２０の出力とを受け、その一方を選
択してテストノくターンとして出力するか、または両者
のロジックをとりそれをテストパターンとして出力する
。

ロジックセレクタ２１の出力は、プログラマブルデータ
セレクタ３．波形フォーマットコントローラ４．ドライ
バ５を介して被試験メモリ７に送られると共に、パター
ントレースメモリ２２に記憶される。このパターントレ
ースメモリ２２では、ロジックセレクタ２１の出力すな
わちアドレス、データ。

コントロール信号のテストパターンを各ステ・ノブ、各
ピン毎に記憶する。このように、＜ターントレースメモ
リ２２にテストパターンを記憶することによって、ロジ
ックセレクタ２１でランダムパターン発生器２０の出力
が選択されてアドレス、データ、コントロール信号より
成るテストパターンの発生がランダムになっても、どの
テストパターンで不良が発生したかを検知することがで
きる。

期待値発生メモリ２３は、ロジックセレクタ２１の出力
を入力とし読み出し時の比較データつまり出力期待値パ
ターンを記憶しておくもので、ロジックセレクタ２１の
出力が書込みパターンである場合には被試験メモリ７に
書込まれるデータと同じデータが書込まれ、読み出しパ
ターンである場合には対応するデータをデジタルコンパ
レータ１０へ比較データとして出力する。

書込み判定メモリ２４は、データ書込みが終了する前に
データの比較動作が行われることを禁止するためのもの
で、データの書込み期間中においては“１°レベルの信
号をデジタルコンパレータ１０に出力して比較動作を禁
止し、データの書込みが終了すると′０°レベルの信号
を出力して比較動作の実行を許可する。

次に動作を説明する。

まず、試験を開始する前に、タイミンミグ、レベル、波
形フォーマット等をテストユニット制御バス３１を介し
てテストプロセッサ３０より各テストユニットに設定す
る。また、パターントレースメモリ２２、期待値発生メ
モリ２３、書込み判定メモリ２４は初期化しておく。こ
の状態でテストプロセッサ３０よりスタート信号を送る
と、試験が開始される。例えば、ロジックセレクタ２１
によってアルゴリズミックパターン発生器２のみのテス
トパターンを選択した場合は、前述した従来と同じ方法
で試験が行われ、その比較結果３３がデジタル比較器ｌ
Ｏより出力される。ロジックセレクタ２１によってラン
ダムパターン発生器２０のみのテストパターンを選択し
た場合は、アドレス、データ、コントロール信号の発生
がランダムに行われる。このようなランダムなテストパ
ターンは、プログラマブルデータセレクタ３．波形フォ
ーマットコントローラ４およびドライバ５を介して被試
験メモリ７に送られると共に、パターントレースメモリ
２２に書込まれる。

ロジックセレクタ２１からの出力が書込みパターンであ
り書込みが実行される場合は、メモリ７と期待値発生メ
モリ２３の対応するアドレスに同じデータを書込み、書
込み判定メモリ２４にも同様に対応するアドレスに「１
」が書込まれる。

ロジックセレクタ２１からの出力が読み出しパターンで
あり読み出し動作が行われる場合は、アナログ比較器８
によって被試験メモリ７からの読み出しデータの内容つ
まり「０」、「１」が判定された後、デジタル比較器１
０によって期待値発生メモリ２３の内容と比較され、そ
の結果で良否の判断がなされる。また、この読み出し動
作の場合に書込み判定メモリ２４の内容が「０」の場合
は書込みが終了してないため、このような比較動作は禁
止される。

半導体メモリが実際に使用される場合には、そのアクセ
ス形式はユーザ毎に異なり、ランダムな形でメモリアク
セスがなされるので、この発明のようにランダムパター
ン発生器を用いてテストパターンを発生すれば、半導体
メモリの機能試験をその実使用状態に近い形で行なうこ
とが可能となる。

［発明の効果］ 以上のようにこの発明によれば、テストパターンの発生
にランダムパターン発生器を用いているので非試験用メ
モリを実使用状態に近い形で機能評価することができる
。したがって、テスト時間に対する不良検出率の高い半
導体メモリ評価装置が得られ、大容量の半導体メモリの
機能試験を効率良く行なうことが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係わる半導体メモリ評価
装置を示すブロック図、第２図は従来の半導体メモリ評
価装置を示すブロック図である。 ■・・・タイミング発生器、２・・・アルゴリズミック
パターン発生器、３・・・プログラマブルデータセレク
タ、４・・・波形フォーマットコントローラ、５・・・
ドライバ、６・・・入力電圧設定器、７・・・被試験メ
モリ、８・・・アナログ比較器、９・・・出力比較電圧
設定器、１０・・・デジタル比較器、２０・・・ランダ
ムパターン発生器、２１・・・ロジックセレクタ、２２
・・・パターントレースメモリ、２３・・・期待値発生
メモリ、２４・・・書込み判定メモリ、３２・・・テス
トベクタバス。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 アドレス、データ、コントロール信号よりなるテストパ
   ターンと出力期待値パターンを発生しそのテストパター
   ンによって実際に被試験メモリから読み出したデータと
   出力期待値パターンとを比較してメモリの機能試験を行
   なう半導体メモリ評価装置において、 所定のアルゴリズムに基づいてアドレス、データ、コン
   トロール信号よりなるテストパターンおよび出力期待値
   パターンを発生するアルゴリズミックパターン発生器と
   、 アドレス、データ、コントロール信号よりなるテストパ
   ターンをランダムに発生するランダムパターン発生器と
   、 前記アルゴリズミックパターン発生器の出力と前記ラン
   ダムパターン発生器の出力とを入力とし、テストパター
   ンを出力するロジックセレクタ前記ロジックセレクタの
   出力を記憶するパターントレースメモリと、 前記ロジックセレクタの出力によってデータの読み出し
   および書込みがなされ、機能試験が行われる被試験用メ
   モリと、 前記被試験用メモリと同一データの読み出しおよび書込
   みが前記ロジックセレクタの出力によってなされ、出力
   期待値パターンを発生する期待値発生メモリと、 前記被試験用メモリから読み出されたデータと前記期待
   値発生メモリから発生された出力期待値パターンとを比
   較する比較器とを具備することを特徴とする半導体メモ
   リ評価装置。