JPH10311866A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ファーストフェイル情報を容易にしかも、確
実に保持することができ、確実に被試験対象の不良解析
を行うことができるＩＣ試験装置を実現することを目的
にする。 【解決手段】 本発明は、パターンアドレスと試験パタ
ーンデータと期待値とを出力するパターンジェネレータ
と、このパターンジェネレータからの期待値と被試験対
象がパターンジェネレータからの試験パターンデータに
応答した信号とを比較し、パス／フェイルを出力するコ
ンパレータとを有するＩＣ試験装置に改良を加えたもの
である。本装置は、試験結果を記憶するフェイルメモリ
と、パターンジェネレータからパターンアドレスと、コ
ンパレータからのパス／フェイルとを受け取り、最初に
フェイルを受け取ったときにパターンアドレスを記憶す
ると共に、フェイルメモリに格納する試験結果を選択し
て格納するフェイルメモリコントローラとを具備するこ
と特徴とする装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、被試験対象である
ＩＣやＬＳＩ等の試験を行うＩＣ試験装置に関し、ファ
ーストフェイル情報を容易にしかも、確実に保持するこ
とができ、確実に被試験対象の不良解析を行うことがで
きるＩＣ試験装置に関するものである。

【０００２】

【従来の技術】ＩＣ試験装置は、被試験対象（ＩＣ等）
に試験パターンを与え、この試験パターンに基づいて被
試験対象が出力した応答信号と期待値とを比較して、被
試験対象の合否を判定するものである。

【０００３】そして、この応答信号と期待値の比較結果
であるパス／フェイルとをフェイルメモリに格納してお
き、検査終了後に被試験対象の不良部分の解析等に利用
される。このような装置は例えば特公昭６２−２８８７
３号公報に記載されている。

【０００４】このような装置の概略構成例を図４に示
す。図において、ＤＵＴは被試験対象、ＴＳＣはコント
ローラで、ＤＵＴを試験するための全体の制御を行う。

【０００５】ＰＧはパターンジェネレータで、コントロ
ーラＴＳＣの制御に基づいて、試験パターンデータ（フ
ォーマットデータ，ドライバデータ）と、期待値と、パ
ターンアドレスとを出力する。ＦＴはフォーマッタで、
試験パターンデータにより波形整形を行い、ＤＵＴに出
力する試験パターン信号を出力する。ＤＲはドライバ
で、フォーマッタＦＴからの信号を受け取り、ＤＵＴに
信号を出力する。

【０００６】ＣＭＰはコンパレータで、ＤＵＴからの信
号とパターンジェネレータＰＧからの期待値とを比較
し、パス／フェイル（ロウレベル／ハイレベル）を出力
する。ＦＭＣはフェイルメモリコントローラで、コント
ローラＴＳＣからの設定アドレス（スタートアドレス，
ストップアドレス）とパターンジェネレータＰＧからの
パターンアドレスとコンパレータＣＭＰからのパス／フ
ェイルとを受け取り、フェイルメモリＦＭにパス／フェ
イル情報を格納する。

【０００７】以下にフェイルメモリコントローラＦＭＣ
の具体的構成を説明する。図５は、従来のフェイルメモ
リコントローラＦＭＣの具体的構成を示した図である。
図において、Ｆ１〜Ｆ４はフリップフロップで、フリッ
プフロップＦ１からＦ３は複数個からなり、パターンア
ドレス（ＰＡ）を順次保持する。そして、フリップフロ
ップＦ３は、フリップフロップＦ４が保持するパス／フ
ェイルも保持し、フェイルメモリＦＭにパターンアドレ
ス（ＰＡ）とパス／フェイル（Ｐ／Ｆ）とを出力する。

【０００８】Ｃはコンパレータで、設定アドレスとフリ
ップフロップＦ１からのパターンアドレス（ＰＡ）とを
入力する。そして、パターンアドレスとスタートアドレ
スが同じならば、スタート信号を出力し、パターンアド
レスとストップアドレスが同じならば、ストップ信号を
出力する。ＳＳＤはスタート・ストップ・ディテクタ
で、コンパレータＣからのスタート信号またはストップ
信号を入力し、フェイルメモリＦＭへの書き込みの指示
（ライトイネーブル信号（ＷＥ））と共にアドレスの指
示を行う。ここで、フリップフロップＦ１〜Ｆ４は、タ
イミング合わせのため設けられている。

【０００９】このような装置の動作を説明する。ＩＣ試
験装置は、パターンジェネレータＰＧ内の試験パターン
データまたは期待値を記憶しているパターンメモリ（図
示せず）にパターンアドレスを与え、パターンメモリか
ら試験パターンデータまたは期待値を出力させ、試験試
験パターンデータをフォーマッタＦＴ、ドライバＤＲを
介してＤＵＴに与える。また、ＤＵＴからの信号とコン
パレータＣＭＰからの期待値と比較して、パス／フェイ
ルをフェイルメモリコントローラＦＭＣに出力する。

【００１０】コンパレータＣは、コントローラＴＳＣか
らの設定アドレスと、パターンジェネレータＰＧからの
フリップフロップＦ１を介して入力したパターンアドレ
スとを比較し、スタートアドレスまたはストップアドレ
スに一致した場合はスタート・ストップ・ディテクタＳ
ＳＤにそれぞれスタート信号あるいはストップ信号を出
力する。

【００１１】そして、スタート・ストップ・ディテクタ
ＳＳＤは、スタート信号により、フェイルメモリＦＭに
ライトイネーブル信号と、順次カウントアップしたアド
レスとを出力する。このライトイネーブル信号とアドレ
スにより、フェイルメモリＦＭは、フリップフロップＦ
３が保持するパターンアドレス（ＰＡ）とパス／フェイ
ル（Ｐ／Ｆ）とを記憶する。このような動作をストップ
信号が入力されるまで繰り返して行われる。

【００１２】

【発明が解決しようとする課題】ＩＣ試験装置において
は、ある試験パターンを通したときに、不良のＤＵＴで
は多数のフェイルを発生する場合がある。このとき、一
番重要な情報として、最初にフェイルになったときの情
報（ファーストフェイル情報）があげられる。

【００１３】しかし、上記のような構成では、多数のフ
ェイルが起こった場合、フェイルメモリＦＭの内容が上
書きされてしまっている。つまり、通常、スタート・ス
トップ・ディテクタＳＳＤでアドレスをカウントアップ
している。しかし、カウントアップ値が、フェイルメモ
リＦＭのフルアドレスになったら、アドレスを”０”に
してカウントアップしなおして記憶動作を行っている。
このように、一番重要なファーストフェイル情報が失わ
れてしまうという問題点があった。

【００１４】また、フェイルメモリＦＭに格納する条件
である設定アドレスの範囲外にフェイルがあった場合、
フェイル情報を得ることができない。そして、ファース
トフェイル情報を引き出せたとしても、フェイルメモリ
ＦＭの中を検索しなければならない。

【００１５】その上、パス／フェイルをスタート・スト
ップ・ディテクタＳＳＤに入力し、パス／フェイルによ
り、ライトイネーブル信号を制御する構成にし、最初の
フェイルでトレースをスタートさせ、測定サイクル数を
制限して、オーバライトを未然に防ぐ構成も考えられ
る。しかし、複数のＤＵＴを同じ条件でテストした場
合、仮に最初のフェイルでトレースを開始する様にした
とき、１つのＤＵＴについてはファーストフェイル情報
がメモリの最初の番地に残るが、他のＤＵＴについては
メモリの検索する必要性が発生し、悪くすると、測定サ
イクルを越して、フェイルメモリＦＭにファーストフェ
イル情報がないという可能性もある。

【００１６】本発明の目的は、ファーストフェイル情報
を容易にしかも、確実に保持することができ、確実に被
試験対象の不良解析を行うことができるＩＣ試験装置を
実現することにある。

【００１７】

【課題を解決するための手段】本発明は、パターンアド
レスと試験パターンデータと期待値とを出力するパター
ンジェネレータと、このパターンジェネレータからの期
待値と被試験対象が前記パターンジェネレータからの試
験パターンデータに応答した信号とを比較し、パス／フ
ェイルを出力するコンパレータとを有するＩＣ試験装置
において、試験結果を記憶するフェイルメモリと、前記
パターンジェネレータからパターンアドレスと、前記コ
ンパレータからのパス／フェイルとを受け取り、最初に
フェイルを受け取ったときにパターンアドレスを記憶す
ると共に、前記フェイルメモリに格納する試験結果を選
択して格納するフェイルメモリコントローラとを具備す
ること特徴とするものである。

【００１８】このような本発明では、フェイルメモリコ
ントローラが、コンパレータから最初にフェイルを受け
取ったときに、パターンジェネレータからのパターンア
ドレスを記憶する。

【００１９】

【発明の実施の形態】以下図面を用いて本発明を説明す
る。図１は本発明の一実施例を示した構成図である。な
お、ＩＣ試験装置の全体構成の概略図は図４と同一であ
り、図５と同一のものは同一符号を付して説明を省略す
る。

【００２０】図において、Ｆ５はフリップフロップで、
フリップフロップＦ１〜Ｆ３と同様に複数個からなり、
フリップフロップＦ１が保持したパターンアドレスを保
持する。ここで、フリップフロップＦ５は、フリップフ
ロップＦ１〜Ｆ５と同様にタイミング合わせのために設
けられている。

【００２１】１はスタート・ストップ・ディテクタで、
コンパレータＣからのスタート信号またはストップ信号
を入力し、フェイルメモリＦＭへの書き込みの指示（ラ
イトイネーブル信号（ＷＥ））と共にアドレスの指示を
行う。そして、内部のレジスタ（記憶部）１０は、フリ
ップフロップＦ４のパス／フェイルとフリップフロップ
Ｆ５のパターンアドレスを入力し、フリップフロップＦ
４からのパス／フェイルが最初にフェイルになったと
き、パターンアドレスＰＡを保持する。

【００２２】さらに、詳細にレジスタ１０の内部構成を
図２に示し、説明する。図において、１１はフリップフ
ロップで、クロック端子にフリップフロップＦ４からの
パス／フェイルを入力し、Ｄ端子をハイレベルにし、リ
セット端子にリフレッシュ信号を入力する。１２はフリ
ップフロップで、パターンアドレスのデータビット長分
の個数からなり、それぞれクロック端子にフリップフロ
ップ１１のＱ端子からの出力を入力し、Ｄ端子にフリッ
プフロップＦ５からのパターンアドレスを入力し、リセ
ット端子にリフレッシュ信号を入力し、Ｑ端子からファ
ーストフェイルのパターンアドレスを出力する。

【００２３】ここで、リフレッシュ信号は、図４に示さ
れるコントローラＴＳＣからテスト開始前に指示され
る。また、フリップフロップ１２が出力するファースト
フェイルのパターンアドレスは、例えば、コントローラ
ＴＳＣに入力され、解析に用いられる。

【００２４】このような装置の動作を以下で説明する。
図３は図２の装置の動作を示したタイミングチャートで
ある。ここで、パターンアドレス”ａ，ｃ”のとき、Ｄ
ＵＴからの信号と期待値は一致し、”ｂ，ｄ”のとき、
ＤＵＴからの信号と期待値は不一致とする。

【００２５】パターンアドレスが”ａ”のとき、このア
ドレスに対応したパターンジェネレータＰＧから試験パ
ターンと期待値とが出力される。そして、フォーマッタ
ＦＴは、試験パターンデータに基づいて波形整形を行
い、ドライバＤＲを介してＤＵＴに信号を出力する。Ｄ
ＵＴは入力した信号に基づいて信号をコンパレータＣＭ
Ｐに出力し、コンパレータＣＭＰは、パターンジェネレ
ータＰＧの期待値と比較し、パス（ロウレベル）信号を
出力する。

【００２６】このパス信号は、フリップフロップＦ４を
介してフリップフロップ１１に入力されるが、フリップ
フロップ１１は、テスト開始前のリフレッシュ信号によ
りロウレベルを出力したままである。そして、フリップ
フロップ１２は、フリップフロップ１１からロウレベル
の信号を受けるが、同様にテスト開始前のリフレッシュ
信号により”０”を保持したままである。つまり、パタ
ーンアドレス”ａ”は保持しない。

【００２７】次に、パターンアドレスＰＡが”ａ”か
ら”ｂ”にとなったとき、このアドレス”ｂ”に対応し
たパターンジェネレータＰＧから試験パターンデータと
期待値とが出力される。そして、同様にフォーマッタＦ
Ｔは、試験パターンデータに基づいて波形整形を行い、
ドライバＤＲを介してＤＵＴに信号を出力する。ＤＵＴ
は入力した信号に基づいて信号をコンパレータＣＭＰに
出力し、コンパレータＣＭＰは、パターンジェネレータ
ＰＧの期待値と比較し、フェイル（ハイレベル）信号を
出力する。

【００２８】このフェイル信号は、フリップフロップＦ
４を介してフリップフロップ１１に入力され、フリップ
フロップ１１はロウレベルからハイレベルを出力する。
そして、フリップフロップ１２は、フリップフロップ１
１からハイレベルの信号を受け、フリップフロップＦ５
が保持するパターンアドレス”ｂ”を保持する。

【００２９】そして、パターンアドレスが”ｃ”に変化
したとき、パターンアドレス”ａ”において上述したの
と同様に、パス（ロウレベル）信号を出力する。このパ
ス信号は、フリップフロップＦ４を介してフリップフロ
ップ１１に入力されるが、フリップフロップ１１はハイ
レベルを出力したままである。そして、フリップフロッ
プ１２は、フリップフロップ１１からハイレベルの信号
を受けるが、”ｂ”を保持したままである。つまり、パ
ターンアドレス”ｃ”は保持しない。

【００３０】この後、パターンアドレスが”ｄ”に変化
し、パターンアドレス”ｂ”において上述したのと同様
に、フェイル（ハイレベル）信号を出力する。このフェ
イル信号は、フリップフロップＦ４を介してフリップフ
ロップ１１に入力されるが、フリップフロップ１１はハ
イレベルを出力したままである。そして、フリップフロ
ップ１２は、フリップフロップ１１からハイレベルの信
号を受けるが、”ｂ”を保持したままである。つまり、
パターンアドレス”ｃ”は保持しない。

【００３１】このように、レジスタ１０により、ファー
ストフェイル時のパターンアドレスを保持するので、設
定アドレスの範囲外でもファーストフェイル時のパター
ンアドレスを得ることができる。また、フェイルメモリ
ＦＭ上でファーストフェイル時のパターンアドレスが上
書きされても、ファーストフェイル時のパターンアドレ
スを得ることができる。

【００３２】そして、フェイルメモリＦＭとは別にファ
ーストフェイル情報は格納されているので、フェイルメ
モリＦＭ内の大量のメモリデータを検索する必要がな
い。これらにより、ファーストフェイル情報を容易にし
かも、確実に保持することができ、確実に被試験対象の
不良解析を行うことができると共に、すばやく解析が行
える。

【００３３】なお、本発明はこれに限定されるものでは
ない。つまり、レジスタ１０はスタート・ストップ・デ
ィテクタＳＳＤ内に設ける構成でなく、スタート・スト
ップ・ディテクタＳＳＤの外部あるいはフェイルメモリ
コントローラＦＭＣ外に設けてもよい。

【００３４】また、フェイルメモリコントローラＦＭＣ
は、コンパレータＣＭＰからフェイルを受け取ったとき
のみ、フェイルメモリＦＭにパターンアドレスを格納す
るようにしてもよい。つまり、フェイルメモリコントロ
ーラＦＭＣは、試験結果を要求に応じて格納する構成に
される。

【００３５】そして、マルチＤＵＴテストに対応するた
めには、レジスタ１０をＤＵＴごとに設けることにより
対応できる。

【００３６】

【発明の効果】本発明によれば、以下のような効果があ
る。請求項１または請求項２によれば、フェイルメモリ
コントローラあるいは記憶部により、ファーストフェイ
ル時のパターンアドレスを保持するので、確実にファー
ストフェイル時のパターンアドレスを得ることができ
る。

【００３７】また、フェイルメモリ上でファーストフェ
イル時のパターンアドレスが上書きされるような場合で
も、ファーストフェイル時のパターンアドレスを得るこ
とができる。

【００３８】そして、フェイルメモリとは別にファース
トフェイル情報は格納されているので、フェイルメモリ
内の大量のメモリデータを検索する必要がない。これら
により、ファーストフェイル情報を容易にしかも、確実
に保持することができ、確実に被試験対象の不良解析を
行うことができると共に、すばやく解析が行える。

【図面の簡単な説明】

【図１】本発明の一実施例を示した構成図である。

【図２】図１の装置のレジスタ１０の内部構成図であ
る。

【図３】図２の装置の動作を示したタイミングチャート
である。

【図４】ＩＣ試験装置の概略構成を示した図である。

【図５】従来のフェイルメモリコントローラＦＭＣの具
体的構成を示した図である。

【符号の説明】 ＣＭＰ コンパレータ ＤＵＴ 被試験対象 ＦＭ フェイルメモリ ＦＭＣ フェイルメモリコントローラ ＰＧ パターンジェネレータ １０ レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パターンアドレスと試験パターンデータ
   と期待値とを出力するパターンジェネレータと、 このパターンジェネレータからの期待値と被試験対象が
   前記パターンジェネレータからの試験パターンデータに
   応答した信号とを比較し、パス／フェイルを出力するコ
   ンパレータとを有するＩＣ試験装置において、 試験結果を記憶するフェイルメモリと、 前記パターンジェネレータからパターンアドレスと、前
   記コンパレータからのパス／フェイルとを受け取り、最
   初にフェイルを受け取ったときにパターンアドレスを記
   憶すると共に、前記フェイルメモリに格納する試験結果
   を選択して格納するフェイルメモリコントローラとを具
   備すること特徴とするＩＣ試験装置。
2. 【請求項２】 パターンアドレスと試験パターンデータ
   と期待値とを出力するパターンジェネレータと、 このパターンジェネレータからの期待値と被試験対象が
   前記パターンジェネレータからの試験パターンデータに
   応答した信号とを比較し、パス／フェイルを出力するコ
   ンパレータとを有するＩＣ試験装置において、 前記パターンジェネレータからパターンアドレスと、前
   記コンパレータからのパス／フェイルとを受け取り、最
   初にフェイルを受け取ったときにパターンアドレスを記
   憶する記憶部を具備すること特徴とするＩＣ試験装置。