JPH0773700A - フラッシュメモリ試験装置 - Google Patents
フラッシュメモリ試験装置Info
- Publication number
- JPH0773700A JPH0773700A JP21974693A JP21974693A JPH0773700A JP H0773700 A JPH0773700 A JP H0773700A JP 21974693 A JP21974693 A JP 21974693A JP 21974693 A JP21974693 A JP 21974693A JP H0773700 A JPH0773700 A JP H0773700A
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Abstract
(57)【要約】
【目的】 消去試験時間の短縮されたフラッシュメモリ
試験装置を提供する。 【構成】 同時並列的に消去試験される複数のフラッシ
ュメモリＭＵＴから読みだされる読み出しデータＲＤと
試験パターン発生器２から出力される期待値データＥＤ
とを論理比較器４において比較し、論理比較器４から試
験パターン発生器２に対して読みだしデータＲＤと期待
値データＥＤとが不一致の時はフェイル信号が出力され
ると共に一致の時はパス信号が出力されるフラッシュメ
モリ試験装置において、消去試験されるすべてのフラッ
シュメモリＭＵＴがフェイルである信号ＡＦＡＩＬと、
メモリＭＵＴの何れかがフェイルである信号ＯＦＡＩＬ
を使用してパターン発生のシーケンスを制御するフラッ
シュメモリ試験装置。
試験装置を提供する。 【構成】 同時並列的に消去試験される複数のフラッシ
ュメモリＭＵＴから読みだされる読み出しデータＲＤと
試験パターン発生器２から出力される期待値データＥＤ
とを論理比較器４において比較し、論理比較器４から試
験パターン発生器２に対して読みだしデータＲＤと期待
値データＥＤとが不一致の時はフェイル信号が出力され
ると共に一致の時はパス信号が出力されるフラッシュメ
モリ試験装置において、消去試験されるすべてのフラッ
シュメモリＭＵＴがフェイルである信号ＡＦＡＩＬと、
メモリＭＵＴの何れかがフェイルである信号ＯＦＡＩＬ
を使用してパターン発生のシーケンスを制御するフラッ
シュメモリ試験装置。
Description
【０００１】
【産業上の利用分野】この発明は、フラッシュメモリ試
験装置に関し、特に、フラッシュメモリの消去試験にお
ける試験時間を短縮するフラッシュメモリ試験装置に関
する。
験装置に関し、特に、フラッシュメモリの消去試験にお
ける試験時間を短縮するフラッシュメモリ試験装置に関
する。
【０００２】
【従来の技術】図２は一般の半導体メモリ試験装置の基
本構成を示す図である。半導体メモリ試験装置はタイミ
ング発生器１、試験パターン発生器２、波形整形器３、
論理比較器４、および不良解析メモリ５により構成さ
れ、被試験メモリＭＵＴの試験を行なう。
本構成を示す図である。半導体メモリ試験装置はタイミ
ング発生器１、試験パターン発生器２、波形整形器３、
論理比較器４、および不良解析メモリ５により構成さ
れ、被試験メモリＭＵＴの試験を行なう。
【０００３】試験パターン発生器２はタイミング発生器
１が発生する基準クロックＣＫに従って被試験メモリＭ
ＵＴに供給するアドレス信号ＡＤＲＳ、試験パターンデ
ータＴＰＤ、制御信号ＣＳを出力する。これらの信号
は、波形整形器３に与えられ、ここにおいて試験に必要
な波形に整形されてから被試験メモリＭＵＴに印加され
る。
１が発生する基準クロックＣＫに従って被試験メモリＭ
ＵＴに供給するアドレス信号ＡＤＲＳ、試験パターンデ
ータＴＰＤ、制御信号ＣＳを出力する。これらの信号
は、波形整形器３に与えられ、ここにおいて試験に必要
な波形に整形されてから被試験メモリＭＵＴに印加され
る。
【０００４】被試験メモリＭＵＴについて、制御信号Ｃ
Ｓにより試験パターンデータＴＰＤの書き込み、読みだ
し制御が行なわれる。被試験メモリＭＵＴから読み出さ
れた読みだしデータＲＤは論理比較器４に与えられ、こ
こにおいてパターン発生器２から出力される期待値デー
タＥＤと読みだしデータＲＤとが比較され、その一致、
不一致により被試験メモリＭＵＴの良否（パス、フェイ
ル）判定をする。
Ｓにより試験パターンデータＴＰＤの書き込み、読みだ
し制御が行なわれる。被試験メモリＭＵＴから読み出さ
れた読みだしデータＲＤは論理比較器４に与えられ、こ
こにおいてパターン発生器２から出力される期待値デー
タＥＤと読みだしデータＲＤとが比較され、その一致、
不一致により被試験メモリＭＵＴの良否（パス、フェイ
ル）判定をする。
【０００５】不一致の場合、論理比較器４から不良解析
メモリ５に不良データＦＤが供給され、試験パターン発
生器２の発生するアドレス信号ＡＤＲＳにより指定され
る不良解析メモリ５内のメモリセルその不良データＦＤ
が記憶される。試験終了後、この不良解析メモリ５の記
憶内容を解析する。図３は試験パターン発生器２の内部
構造を示す。試験パターン発生器２はアドレス発生器２
１、試験パターンデータ発生器２２、制御信号発生器２
３、アドレス変換器２４、およびシーケンス制御器２５
より成る。シーケンス制御器２５はアドレス発生器２
１、試験パターンデータ発生器２２、制御信号発生器２
３の動作を制御する。
メモリ５に不良データＦＤが供給され、試験パターン発
生器２の発生するアドレス信号ＡＤＲＳにより指定され
る不良解析メモリ５内のメモリセルその不良データＦＤ
が記憶される。試験終了後、この不良解析メモリ５の記
憶内容を解析する。図３は試験パターン発生器２の内部
構造を示す。試験パターン発生器２はアドレス発生器２
１、試験パターンデータ発生器２２、制御信号発生器２
３、アドレス変換器２４、およびシーケンス制御器２５
より成る。シーケンス制御器２５はアドレス発生器２
１、試験パターンデータ発生器２２、制御信号発生器２
３の動作を制御する。
【０００６】シーケンス制御器２５は試験パターンデー
タを発生する一連の命令が格納されるインストラクショ
ンメモリ２５１、メモリ２５１のアドレスを指定するプ
ログラムカウンタ２５２、カウンタ２５２をメモリ２５
１に格納される命令に基づいて制御するプログラムカウ
ンタコントローラ２５３より成る。インストラクション
メモリ２５１の各アドレスのメモリ領域はシーケンス制
御命令エリア、アドレス演算命令エリア、データ演算命
令エリア、および制御信号発生命令エリアより成る。
タを発生する一連の命令が格納されるインストラクショ
ンメモリ２５１、メモリ２５１のアドレスを指定するプ
ログラムカウンタ２５２、カウンタ２５２をメモリ２５
１に格納される命令に基づいて制御するプログラムカウ
ンタコントローラ２５３より成る。インストラクション
メモリ２５１の各アドレスのメモリ領域はシーケンス制
御命令エリア、アドレス演算命令エリア、データ演算命
令エリア、および制御信号発生命令エリアより成る。
【０００７】プログラムカウンタ２５２の出力するアド
レスによりインストラクションメモリ２５１がアクセス
され、アクセスされたところの内容がプログラムカウン
タコントローラ２５３、アドレス発生器２１、試験パタ
ーンデータ発生器２２、或は制御信号発生器２３の全て
に供給される。プログラムカウンタコントローラ２５３
は読みだしたシーケンス制御命令をデコードしてプログ
ラムカウンタ２５２をインクリメント、ホールドし、或
は読みだしたアドレスをロードして新たなアドレスを発
生することによりシーケンス発生を実行している。
レスによりインストラクションメモリ２５１がアクセス
され、アクセスされたところの内容がプログラムカウン
タコントローラ２５３、アドレス発生器２１、試験パタ
ーンデータ発生器２２、或は制御信号発生器２３の全て
に供給される。プログラムカウンタコントローラ２５３
は読みだしたシーケンス制御命令をデコードしてプログ
ラムカウンタ２５２をインクリメント、ホールドし、或
は読みだしたアドレスをロードして新たなアドレスを発
生することによりシーケンス発生を実行している。
【０００８】ここで、フラッシュメモリについて説明す
る。フラッシュメモリは、その構造上、１回の書き込み
動作によりデータ書き込みに成功するとは限らないので
通常は複数回書き込み動作をする必要がある。書き込み
に成功するまでの回数は被試験メモリＭＵＴの種類によ
り相違しており、また同種の被試験メモリＭＵＴであっ
てもアドレス毎に相違する。そして、フラッシュメモリ
のデータ書き込み試験は、規定回数以内でデータを書き
込みたいすべてのメモリセルにデータを書き込むことが
できた場合、このメモリを良品と判断する。データ消去
試験についても同様であり、規定回数以内においてデー
タを消去したいすべてのメモリセルについてデータを消
去することができた場合、このメモリを良品と判断す
る。
る。フラッシュメモリは、その構造上、１回の書き込み
動作によりデータ書き込みに成功するとは限らないので
通常は複数回書き込み動作をする必要がある。書き込み
に成功するまでの回数は被試験メモリＭＵＴの種類によ
り相違しており、また同種の被試験メモリＭＵＴであっ
てもアドレス毎に相違する。そして、フラッシュメモリ
のデータ書き込み試験は、規定回数以内でデータを書き
込みたいすべてのメモリセルにデータを書き込むことが
できた場合、このメモリを良品と判断する。データ消去
試験についても同様であり、規定回数以内においてデー
タを消去したいすべてのメモリセルについてデータを消
去することができた場合、このメモリを良品と判断す
る。
【０００９】ここで、フラッシュメモリのデータ消去試
験には、メモリ全体を一括消去する試験或はメモリをブ
ロック毎に消去する試験がある。複数のフラッシュメモ
リを同時並列的に消去試験する例を、特に、図４のフロ
ーチャートを参照して説明する。同時並列的に消去試験
される複数のフラッシュメモリＭＵＴそれぞれの全体或
はブロック毎を対象として消去動作を行なった後、この
消去動作の対象とされた範囲内の最初のアドレスに対し
てアドレス指定し、論理比較器４から出力される良否判
定の信号を認識する。これがパスである場合、次のアド
レスを指定してその良否判定に進む。この良否判定がパ
スである場合、更に第３のアドレスを指定してその良否
判定に進む。この良否判定は、判定がパスである限り消
去動作の対象とされた範囲内の最終のアドレスに到るま
で繰り返して実施される。最終アドレスの判定がパスで
ある場合、当該フラッシュメモリＭＵＴの全体或はブロ
ックはパスと判定される。
験には、メモリ全体を一括消去する試験或はメモリをブ
ロック毎に消去する試験がある。複数のフラッシュメモ
リを同時並列的に消去試験する例を、特に、図４のフロ
ーチャートを参照して説明する。同時並列的に消去試験
される複数のフラッシュメモリＭＵＴそれぞれの全体或
はブロック毎を対象として消去動作を行なった後、この
消去動作の対象とされた範囲内の最初のアドレスに対し
てアドレス指定し、論理比較器４から出力される良否判
定の信号を認識する。これがパスである場合、次のアド
レスを指定してその良否判定に進む。この良否判定がパ
スである場合、更に第３のアドレスを指定してその良否
判定に進む。この良否判定は、判定がパスである限り消
去動作の対象とされた範囲内の最終のアドレスに到るま
で繰り返して実施される。最終アドレスの判定がパスで
ある場合、当該フラッシュメモリＭＵＴの全体或はブロ
ックはパスと判定される。
【００１０】最初のアドレスに対してアドレス指定して
その判定がパスではなくしてフェイルである場合、消去
動作に進む。再び消去動作を施された後の判定がパスで
あれば上述された通り次のアドレスを指定してその良否
判定に進むのであるが、フェイルであれば更に消去動作
が施され、フェイルが継続する限り規定回数に到るまで
消去動作が施される。良否判定がフェイルであって消去
動作が規定回数に到達した場合、当該フラッシュメモリ
ＭＵＴの全体或はブロックはここでフェイルと判定され
る。最終アドレスに達しない途中のアドレスにおいて良
否判定がフェイルであった場合も同様である。なお、Ｘ
は消去動作１回につき１だけ歩進する。
その判定がパスではなくしてフェイルである場合、消去
動作に進む。再び消去動作を施された後の判定がパスで
あれば上述された通り次のアドレスを指定してその良否
判定に進むのであるが、フェイルであれば更に消去動作
が施され、フェイルが継続する限り規定回数に到るまで
消去動作が施される。良否判定がフェイルであって消去
動作が規定回数に到達した場合、当該フラッシュメモリ
ＭＵＴの全体或はブロックはここでフェイルと判定され
る。最終アドレスに達しない途中のアドレスにおいて良
否判定がフェイルであった場合も同様である。なお、Ｘ
は消去動作１回につき１だけ歩進する。
【００１１】
【発明が解決しようとする課題】上述の通り、良否判定
がパスである場合は次のアドレスを指定し、フェイルで
ある場合は消去動作に進む。換言すれば、当該アドレス
についての判定結果に基づいて消去試験されるメモリＭ
ＵＴに与えるパターンを決定している。即ち、試験され
るメモリＭＵＴのアドレスを指定して当該アドレスの良
否判定をし、その判定結果が試験パターン発生器２に入
力され、この入力に基づいてパターンを決定してこれを
用意するのであるから、これに到る待機時間は長くな
る。
がパスである場合は次のアドレスを指定し、フェイルで
ある場合は消去動作に進む。換言すれば、当該アドレス
についての判定結果に基づいて消去試験されるメモリＭ
ＵＴに与えるパターンを決定している。即ち、試験され
るメモリＭＵＴのアドレスを指定して当該アドレスの良
否判定をし、その判定結果が試験パターン発生器２に入
力され、この入力に基づいてパターンを決定してこれを
用意するのであるから、これに到る待機時間は長くな
る。
【００１２】そして、試験対象アドレスの途中のアドレ
スの良否判定がフェイルであった場合、更なる消去動作
後の良否判定はそれ以前の消去動作によりパスとされた
アドレスについても最初のアドレスから再びなされるこ
とから、その分試験時間は長くなる。一度びパスとされ
たアドレスについては、本来、良否判定をする必要はな
いのである。
スの良否判定がフェイルであった場合、更なる消去動作
後の良否判定はそれ以前の消去動作によりパスとされた
アドレスについても最初のアドレスから再びなされるこ
とから、その分試験時間は長くなる。一度びパスとされ
たアドレスについては、本来、良否判定をする必要はな
いのである。
【００１３】この発明は、上述の通りの問題を解消した
フラッシュメモリ試験装置を提供するものである。
フラッシュメモリ試験装置を提供するものである。
【００１４】
【課題を解決するための手段】同時並列的に消去試験さ
れる複数のフラッシュメモリＭＵＴから読みだされる読
み出しデータＲＤと試験パターン発生器２から出力され
る期待値データＥＤとを論理比較器４において比較し、
論理比較器４から試験パターン発生器２に対して読みだ
しデータＲＤと期待値データＥＤとが不一致の時はフェ
イル信号が出力されると共に一致の時はパス信号が出力
されるフラッシュメモリ試験装置において、消去試験さ
れるすべてのフラッシュメモリＭＵＴがフェイルである
信号ＡＦＡＩＬと、メモリＭＵＴの何れかがフェイルで
ある信号ＯＦＡＩＬを使用してパターン発生のシーケン
スを制御するフラッシュメモリ試験装置を構成した。
れる複数のフラッシュメモリＭＵＴから読みだされる読
み出しデータＲＤと試験パターン発生器２から出力され
る期待値データＥＤとを論理比較器４において比較し、
論理比較器４から試験パターン発生器２に対して読みだ
しデータＲＤと期待値データＥＤとが不一致の時はフェ
イル信号が出力されると共に一致の時はパス信号が出力
されるフラッシュメモリ試験装置において、消去試験さ
れるすべてのフラッシュメモリＭＵＴがフェイルである
信号ＡＦＡＩＬと、メモリＭＵＴの何れかがフェイルで
ある信号ＯＦＡＩＬを使用してパターン発生のシーケン
スを制御するフラッシュメモリ試験装置を構成した。
【００１５】
【実施例】この発明の実施例を特に図１のフローチャー
トを参照して説明する。これを要約するに、論理比較器
４より上述の従来例におけるパス／フェイル判定結果に
加えて、消去試験されるすべてのフラッシュメモリＭＵ
Ｔがフェイルである信号ＡＦＡＩＬと、消去動作後にメ
モリＭＵＴの何れかがフェイルである信号ＯＦＡＩＬを
使用してパターン発生のシーケンスを制御することによ
り、総計の消去試験時間を短縮することができる。以
下、この発明の実施例を詳細に説明する。
トを参照して説明する。これを要約するに、論理比較器
４より上述の従来例におけるパス／フェイル判定結果に
加えて、消去試験されるすべてのフラッシュメモリＭＵ
Ｔがフェイルである信号ＡＦＡＩＬと、消去動作後にメ
モリＭＵＴの何れかがフェイルである信号ＯＦＡＩＬを
使用してパターン発生のシーケンスを制御することによ
り、総計の消去試験時間を短縮することができる。以
下、この発明の実施例を詳細に説明する。
【００１６】先ず、同時並列的に消去試験される複数の
フラッシュメモリＭＵＴそれぞれの全体或はブロック毎
を対象として消去動作を行なった後、この消去動作の対
象とされた範囲内の最初のアドレスに対してアドレス指
定し、論理比較器４から出力される良否判定の信号に基
づいて判定する。ここまでは図４を参照して説明された
従来例と同様である。この発明は、このアドレス指定を
した時、試験パターン発生器２はそのアドレス以降のア
ドレスを判定するためのパターンを発生し、つづけて良
否判定を実施する。そして、発生したアドレスおよびア
ドレス発生に使用するループカウンタの値を論理比較器
４から判定結果が戻ってくるまで保持しておく。
フラッシュメモリＭＵＴそれぞれの全体或はブロック毎
を対象として消去動作を行なった後、この消去動作の対
象とされた範囲内の最初のアドレスに対してアドレス指
定し、論理比較器４から出力される良否判定の信号に基
づいて判定する。ここまでは図４を参照して説明された
従来例と同様である。この発明は、このアドレス指定を
した時、試験パターン発生器２はそのアドレス以降のア
ドレスを判定するためのパターンを発生し、つづけて良
否判定を実施する。そして、発生したアドレスおよびア
ドレス発生に使用するループカウンタの値を論理比較器
４から判定結果が戻ってくるまで保持しておく。
【００１７】メモリＭＵＴの何れかがフェイルであるＯ
ＦＡＩＬが論理比較器４から最初に出力された場合、試
験パターン発生器２は上述した保持されているアドレス
およびループカウンタの値を記憶する。論理比較器４か
ら出力される良否判定の結果がすべてのメモリＭＵＴが
フェイルであるＡＦＡＩＬである場合、試験パターン発
生器２は消去動作用のパターンを発生し、メモリＭＵＴ
に与える。この消去動作が終了した後、ＯＦＡＩＬによ
り記憶したループカウンタの値をループカウンタにロー
ドし、記憶していた最初にフェイルしたアドレスからア
ドレス指定して良否判定する。ここにおいてアドレス指
定がなされるのは、前回にフェイルして試験パターン発
生器２に記憶されたアドレス以降についてのみであり、
既にパスしているアドレスはアドレス指定されない。
ＦＡＩＬが論理比較器４から最初に出力された場合、試
験パターン発生器２は上述した保持されているアドレス
およびループカウンタの値を記憶する。論理比較器４か
ら出力される良否判定の結果がすべてのメモリＭＵＴが
フェイルであるＡＦＡＩＬである場合、試験パターン発
生器２は消去動作用のパターンを発生し、メモリＭＵＴ
に与える。この消去動作が終了した後、ＯＦＡＩＬによ
り記憶したループカウンタの値をループカウンタにロー
ドし、記憶していた最初にフェイルしたアドレスからア
ドレス指定して良否判定する。ここにおいてアドレス指
定がなされるのは、前回にフェイルして試験パターン発
生器２に記憶されたアドレス以降についてのみであり、
既にパスしているアドレスはアドレス指定されない。
【００１８】
【発明の効果】以上の通りであって、フラッシュメモリ
試験装置の従来例においては論理比較器４からの判定結
果に基づいて次に与えるパターンを準備するものであっ
た。これに対して、この発明のフラッシュメモリ試験装
置は、判定対象アドレスの判定結果を待たずにそれ以降
のアドレスの良否判定を行い、判定結果がＡＦＡＩＬの
ときのみＦＡＩＬ時パターン即ち消去動作用パターンを
発生するので、１回毎の判定のパターン準備に必要とさ
れる待機時間が不要となり、その分だけ消去試験時間は
短縮される。そして、２回目以降の消去動作の良否判定
を既にパスしたアドレスについては実施しないので、こ
の点からも消去試験時間は短縮されることとなる。
試験装置の従来例においては論理比較器４からの判定結
果に基づいて次に与えるパターンを準備するものであっ
た。これに対して、この発明のフラッシュメモリ試験装
置は、判定対象アドレスの判定結果を待たずにそれ以降
のアドレスの良否判定を行い、判定結果がＡＦＡＩＬの
ときのみＦＡＩＬ時パターン即ち消去動作用パターンを
発生するので、１回毎の判定のパターン準備に必要とさ
れる待機時間が不要となり、その分だけ消去試験時間は
短縮される。そして、２回目以降の消去動作の良否判定
を既にパスしたアドレスについては実施しないので、こ
の点からも消去試験時間は短縮されることとなる。
【図１】この発明の実施例をを説明するフローチャー
ト。
ト。
【図２】フラッシュメモリ試験装置のブロック図。
【図３】試験パターン発生器を示す図。
【図４】従来例を説明するフローチャート。
２ 試験パターン発生器 ４ 論理比較器 ＭＵＴ フラッシュメモリ ＲＤ 読み出しデータ ＥＤ 期待値データ ＡＦＡＩＬ すべてのメモリＭＵＴがフェイルである信
号 ＯＦＡＩＬ メモリＭＵＴの何れかがフェイルである信
号
号 ＯＦＡＩＬ メモリＭＵＴの何れかがフェイルである信
号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０９ Ｅ
Claims (1)
- 【請求項１】 同時並列的に消去試験される複数のフラ
ッシュメモリから読みだされる読み出しデータと試験パ
ターン発生器から出力される期待値データとを論理比較
器において比較し、論理比較器４から試験パターン発生
器に対して読みだしデータと期待値データとが不一致の
時はフェイル信号が出力されると共に一致の時はパス信
号が出力されるフラッシュメモリ試験装置において、消
去試験されるすべてのフラッシュメモリがフェイルであ
る信号と、メモリの何れかがフェイルである信号を使用
してパターン発生のシーケンスを制御することを特徴と
するフラッシュメモリ試験装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974693A JP3406652B2 (ja) | 1993-09-03 | 1993-09-03 | フラッシュメモリ試験装置 |
| US08/297,924 US5646948A (en) | 1993-09-03 | 1994-08-31 | Apparatus for concurrently testing a plurality of semiconductor memories in parallel |
| KR1019940022173A KR0148621B1 (ko) | 1993-09-03 | 1994-09-03 | 반도체 메모리 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974693A JP3406652B2 (ja) | 1993-09-03 | 1993-09-03 | フラッシュメモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773700A true JPH0773700A (ja) | 1995-03-17 |
| JP3406652B2 JP3406652B2 (ja) | 2003-05-12 |
Family
ID=16740350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21974693A Expired - Fee Related JP3406652B2 (ja) | 1993-09-03 | 1993-09-03 | フラッシュメモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3406652B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312161B1 (ko) * | 1998-11-03 | 2001-12-28 | 오길록 | 회로내부의메모리시험회로 |
| KR100358059B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 테스트 방법 |
| KR100401515B1 (ko) * | 2001-08-21 | 2003-10-17 | 주식회사 하이닉스반도체 | 비휘발성메모리의 테스트 방법 및 그 장치 |
| KR100432791B1 (ko) * | 2000-05-02 | 2004-05-24 | 가부시키가이샤 아드반테스트 | 메모리 시험방법 및 메모리 시험장치 |
| US7359822B2 (en) * | 2003-02-04 | 2008-04-15 | Advantest Corporation | Testing device |
| WO2008114671A1 (ja) * | 2007-03-21 | 2008-09-25 | Advantest Corporation | 試験装置、電子デバイスおよび試験方法 |
-
1993
- 1993-09-03 JP JP21974693A patent/JP3406652B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100312161B1 (ko) * | 1998-11-03 | 2001-12-28 | 오길록 | 회로내부의메모리시험회로 |
| KR100432791B1 (ko) * | 2000-05-02 | 2004-05-24 | 가부시키가이샤 아드반테스트 | 메모리 시험방법 및 메모리 시험장치 |
| US6877118B2 (en) | 2000-05-02 | 2005-04-05 | Advantest Corporation | Memory testing method and memory testing apparatus |
| KR100358059B1 (ko) * | 2000-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 테스트 방법 |
| KR100401515B1 (ko) * | 2001-08-21 | 2003-10-17 | 주식회사 하이닉스반도체 | 비휘발성메모리의 테스트 방법 및 그 장치 |
| US7359822B2 (en) * | 2003-02-04 | 2008-04-15 | Advantest Corporation | Testing device |
| WO2008114671A1 (ja) * | 2007-03-21 | 2008-09-25 | Advantest Corporation | 試験装置、電子デバイスおよび試験方法 |
| US7657812B2 (en) | 2007-03-21 | 2010-02-02 | Advantest Corporation | Test apparatus for updating a value of the bit position in result register by executing a result register update instruction with predetermined value to generate test pattern |
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