JPH03296676A - オンチップメモリテスト回路およびテスト方法 - Google Patents
オンチップメモリテスト回路およびテスト方法Info
- Publication number
- JPH03296676A JPH03296676A JP2099673A JP9967390A JPH03296676A JP H03296676 A JPH03296676 A JP H03296676A JP 2099673 A JP2099673 A JP 2099673A JP 9967390 A JP9967390 A JP 9967390A JP H03296676 A JPH03296676 A JP H03296676A
- Authority
- JP
- Japan
- Prior art keywords
- pseudo
- memory
- pattern
- test
- linear feedback
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 67
- 238000012360 testing method Methods 0.000 title claims abstract description 44
- 238000010998 test method Methods 0.000 claims description 11
- 238000007906 compression Methods 0.000 claims description 7
- 230000006835 compression Effects 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はオンチップメモリテスト回路およびテスト方法
に関する。
に関する。
近年、半導体メモリの大容量化に伴うテスト時間の増加
やテスト手順の煩雑さを避けるために、そのテスト回路
及びテスト手順を半導体ＬＳＩと同一チップ上に搭載す
るオンチップテスト方法が幾つか提案されている。
やテスト手順の煩雑さを避けるために、そのテスト回路
及びテスト手順を半導体ＬＳＩと同一チップ上に搭載す
るオンチップテスト方法が幾つか提案されている。
メモリ回路のテスト方法は、１ビット毎にテストするの
が主流で、アドレスを１ずつ増減させながら１読出し、
０書込みおよび０読出し１書込みを全てのメモリセルに
対して行う“マーチングと、アドレスを１ずつ増加させ
ながら、０．１のデータを交互に全てのメモリセルに対
して書込み、引続きそれらを読みだす゛チエッカーボー
ド”が代表的である。
が主流で、アドレスを１ずつ増減させながら１読出し、
０書込みおよび０読出し１書込みを全てのメモリセルに
対して行う“マーチングと、アドレスを１ずつ増加させ
ながら、０．１のデータを交互に全てのメモリセルに対
して書込み、引続きそれらを読みだす゛チエッカーボー
ド”が代表的である。
上記２つのテストパタン両方を用いると、メモリセルお
よび周辺回路のＯ縮退、１縮退故障がテストでき、メモ
リ相互の干渉による影響ついてのテストにも効果がある
。
よび周辺回路のＯ縮退、１縮退故障がテストでき、メモ
リ相互の干渉による影響ついてのテストにも効果がある
。
以上述べたような従来のオンチップメモリテスト方法は
、メモリセルおよび周辺回路のＯ縮退、１縮退故障がテ
スト出来るが、メモリのアドレスを自動生成するための
ハードウェアとして、加算回路、減算回路、反転回路等
を必要とし、複雑な制御を必要とする。
、メモリセルおよび周辺回路のＯ縮退、１縮退故障がテ
スト出来るが、メモリのアドレスを自動生成するための
ハードウェアとして、加算回路、減算回路、反転回路等
を必要とし、複雑な制御を必要とする。
またこのようなメモリのテスト方法は、メモリセルを１
つずつテストすることを基本としているので、通常のプ
ロセッサＬＳＩに搭載されている多ビット構成のメモリ
に対して適用するのは困難である。
つずつテストすることを基本としているので、通常のプ
ロセッサＬＳＩに搭載されている多ビット構成のメモリ
に対して適用するのは困難である。
本発明の目的は、付加的なハードウェア量が少なく、し
かも多ビット構成のメモリに対しても容易に適用できる
オンチップメモリテスト回路およびテスト方法を提供す
ることにある。
かも多ビット構成のメモリに対しても容易に適用できる
オンチップメモリテスト回路およびテスト方法を提供す
ることにある。
本発明のオンチップメモリテスト回路は、線形フィード
バックレジスタを有しアドレスパタン。
バックレジスタを有しアドレスパタン。
データパタンおよび制御信号用にそれぞれ第１及び第２
の疑似ランダムパタン信号を出力する第１及び第２の疑
似ランダムパタン発生回路と、前記第１の疑似ランダム
パタン信号を被試験メモリブロックの書込みデータに入
力する第１セレクタと、前記第２の疑似ランダムパタン
信号を前記被試験メモリブロックのアドレス及び制御端
子に入力する第２セレクタと、線形フィードバックレジ
スタを有し前記被試験メモリブロックのメモリの出力信
号を逐次圧縮するパタン圧縮器とを含んで構成されてい
る。
の疑似ランダムパタン信号を出力する第１及び第２の疑
似ランダムパタン発生回路と、前記第１の疑似ランダム
パタン信号を被試験メモリブロックの書込みデータに入
力する第１セレクタと、前記第２の疑似ランダムパタン
信号を前記被試験メモリブロックのアドレス及び制御端
子に入力する第２セレクタと、線形フィードバックレジ
スタを有し前記被試験メモリブロックのメモリの出力信
号を逐次圧縮するパタン圧縮器とを含んで構成されてい
る。
また本発明のオンチップメモリ回路は、前記第２の疑似
ランダムパタン信号発生器の線形フィードバックレジス
タが、その出力ビット数の２倍以上のビット数の線形フ
ィードバックレジスタである。
ランダムパタン信号発生器の線形フィードバックレジス
タが、その出力ビット数の２倍以上のビット数の線形フ
ィードバックレジスタである。
本発明のオンチップメモリテスト方法は、請求項１及び
２に記載の回路において、前記第１．２の疑似ランダム
パタン信号を用いて、被試験メモリブロックの全アドレ
スにデータを書き込み、次にパタン圧縮器の線形フィー
ドバックレジスタを初期化し、更に全てのアドレスから
のＯ読出し、１読出しが完了した時点で、前記圧縮器の
線形フィードバックレジスタの圧縮結果を参照し、期待
値と照合して構成されている。
２に記載の回路において、前記第１．２の疑似ランダム
パタン信号を用いて、被試験メモリブロックの全アドレ
スにデータを書き込み、次にパタン圧縮器の線形フィー
ドバックレジスタを初期化し、更に全てのアドレスから
のＯ読出し、１読出しが完了した時点で、前記圧縮器の
線形フィードバックレジスタの圧縮結果を参照し、期待
値と照合して構成されている。
本発明の目的は、アドレスパタン、データパタンおよび
制御信号として疑似ランダムパタンを用いることにより
、アドレス発生、データ保持のための特殊な回路を必要
としないオンチップメモリテスト回路およびテスト方法
を提供することにある。
制御信号として疑似ランダムパタンを用いることにより
、アドレス発生、データ保持のための特殊な回路を必要
としないオンチップメモリテスト回路およびテスト方法
を提供することにある。
以下、図面を参照しながら本発明の実施例について詳細
に説明する。
に説明する。
第１図は本発明のオンチップメモリテスト回路を多ビッ
ト構成のオンチップメモリに適用した場合のブロック構
成図である。
ト構成のオンチップメモリに適用した場合のブロック構
成図である。
テストの対象となるのは、６４ビット・２５６ワード構
成の２ボートメモリ（ＩＲ・ＩＷ）の被試験メモリブロ
ック１である。この２ポートメモリは、異なるアドレス
に対して読出しと書込みを同時に行うことが出来るメモ
リで、８ビットの書込みアドレスとその許可信号、８ビ
ットの読出しアドレスとその許可信号、および６４ビッ
トの書込みデータを入力とし、６４ビットの読出しデー
夕を出力する。
成の２ボートメモリ（ＩＲ・ＩＷ）の被試験メモリブロ
ック１である。この２ポートメモリは、異なるアドレス
に対して読出しと書込みを同時に行うことが出来るメモ
リで、８ビットの書込みアドレスとその許可信号、８ビ
ットの読出しアドレスとその許可信号、および６４ビッ
トの書込みデータを入力とし、６４ビットの読出しデー
夕を出力する。
疑似ランダムパタンを発生する回路１１．２１には、フ
リップフロップ回路に極少量の論理ゲートを付加するだ
けで構成できる線形フィードバックレジスタを用いてい
る。
リップフロップ回路に極少量の論理ゲートを付加するだ
けで構成できる線形フィードバックレジスタを用いてい
る。
近年のプロセッサＬＳＩは論理回路部のテストを行うた
めのパタン発生器として既に線形フィードバックレジス
タを備えている場合が多いので、これを流用することも
可能である。
めのパタン発生器として既に線形フィードバックレジス
タを備えている場合が多いので、これを流用することも
可能である。
通常動作時には、第１及び２セレクタ１０゜２０は、本
来のメモリの入力である書込みデータ１２、アドレス２
２・を選択し、通常のメモリとして動作する。
来のメモリの入力である書込みデータ１２、アドレス２
２・を選択し、通常のメモリとして動作する。
メモリのテスト時には、第１及び２セレクタ１０．２０
は、第１及び２の疑似ランダムパタン発生器１１及び２
１の出力信号を選択し、それぞれの内部の線形フィード
バックレジスタが発生する疑似ランダムパタン信号ＲＰ
Ｉ及びＲＰ２をメモリブロック１に入力する。
は、第１及び２の疑似ランダムパタン発生器１１及び２
１の出力信号を選択し、それぞれの内部の線形フィード
バックレジスタが発生する疑似ランダムパタン信号ＲＰ
Ｉ及びＲＰ２をメモリブロック１に入力する。
この時のメモリブロック１の出力信号Ｍは線形フィード
バックレジスタで構成したパタン圧縮器３０で圧縮され
る。
バックレジスタで構成したパタン圧縮器３０で圧縮され
る。
第１図のオンチップメモリテスト回路を用いて、被試験
メモリブロック１のメモリセル及び周辺回路の全ての０
縮退、１縮退故障を検出することが出来る。
メモリブロック１のメモリセル及び周辺回路の全ての０
縮退、１縮退故障を検出することが出来る。
それは第１及び２の疑似ランダムパタン発生器１１及び
２１で発生する疑似ランダムパタン信号ＲＰＩ及びＲＰ
２を用いて、メモリブロック１の全アドレスにデータを
書き込み、次にパタン圧縮器３０の線形フィードバック
レジスタを初期化し、更に全てのアドレスからの０読出
し、１読出しが完了した時点で、パタン圧縮器３０の圧
縮結果を参照し、期待値と照合することにより被試験メ
モリブロック１をテストする。
２１で発生する疑似ランダムパタン信号ＲＰＩ及びＲＰ
２を用いて、メモリブロック１の全アドレスにデータを
書き込み、次にパタン圧縮器３０の線形フィードバック
レジスタを初期化し、更に全てのアドレスからの０読出
し、１読出しが完了した時点で、パタン圧縮器３０の圧
縮結果を参照し、期待値と照合することにより被試験メ
モリブロック１をテストする。
本６４ビット・２５６ワードの２ボートメモリをテスト
するのに必要なテストパタン数は、シミュレーション結
果によると、データ書込みの過程に約２５００パタンを
要した。
するのに必要なテストパタン数は、シミュレーション結
果によると、データ書込みの過程に約２５００パタンを
要した。
つまり約２５００パタンを印加することによってメモリ
の全ビットにデータが最低−回書き込まれ、この後から
出力データの圧縮を開始すれば、メモリノ初期状態に関
わらず、正しい期待値を求めることが可能になる。
の全ビットにデータが最低−回書き込まれ、この後から
出力データの圧縮を開始すれば、メモリノ初期状態に関
わらず、正しい期待値を求めることが可能になる。
データの圧縮を開始するのは、ハードウェアとの関連か
らテスト開始から４０９６＜＝２１２）パタン後とした
。
らテスト開始から４０９６＜＝２１２）パタン後とした
。
全てのメモリセルから０読出し、１読出しの両方が完了
するのはテスト開始から約１万５０００パタン後で、こ
れ以降にパタン圧縮を停止し、その圧縮結果がシミュレ
ーションで求めた期待値と合致すれば、全てのメモリセ
ルと周辺回路にはＯ縮退および１縮退故障がないことに
なる（ただしパタン圧縮器の見逃し確率は無視している
）。
するのはテスト開始から約１万５０００パタン後で、こ
れ以降にパタン圧縮を停止し、その圧縮結果がシミュレ
ーションで求めた期待値と合致すれば、全てのメモリセ
ルと周辺回路にはＯ縮退および１縮退故障がないことに
なる（ただしパタン圧縮器の見逃し確率は無視している
）。
以上のパタン数は、メモリのイツト数・ワード構成だけ
でなく、線形フィードバックレジスタの初期値や生成多
項式によっても変化する。
でなく、線形フィードバックレジスタの初期値や生成多
項式によっても変化する。
また、第１図に示した第２の疑似ランダムパタン発生回
路２１の線形フィードバックレジスタのビット数をその
出力のビット数の２倍以上にすることで、メモリセルの
ビット間干渉をテストすることが出来る。
路２１の線形フィードバックレジスタのビット数をその
出力のビット数の２倍以上にすることで、メモリセルの
ビット間干渉をテストすることが出来る。
すなわち第１及び２の疑似ランダムパタン信号ＲＰＩ及
びＲＰ２を用いて、メモリブロック１の全アドレスにデ
ータを書き込み、次にパタン圧縮器３０を初期化し、更
に全てのアドレス遷移パタンが起こった時点で、パタン
圧縮器３０の圧縮結果を参照し、期待値と照合すること
によりメモリをテストするのである。
びＲＰ２を用いて、メモリブロック１の全アドレスにデ
ータを書き込み、次にパタン圧縮器３０を初期化し、更
に全てのアドレス遷移パタンが起こった時点で、パタン
圧縮器３０の圧縮結果を参照し、期待値と照合すること
によりメモリをテストするのである。
本６４ビット・２５６ワードの２ポートメモリをテスト
するのに２′′（ここでｎ＝ （８＋８＋２）・２−１
＝３５）パタン程度を必要とする。
するのに２′′（ここでｎ＝ （８＋８＋２）・２−１
＝３５）パタン程度を必要とする。
本テスト方法ではアドレスの全ての遷移パタンを網羅し
ているので、メモリブロック１のメモリセルのビット間
干渉をテストすることが出来ることになる。
ているので、メモリブロック１のメモリセルのビット間
干渉をテストすることが出来ることになる。
以上説明したように、本発明のオンチップメモリテスト
回路及びテスト方法によれば、アドレス、データパタン
自動発生のためにフリップフ′口ツブにわずかな論理素
子を付加した線形フィードバックレジスタを有する疑似
パタン発生器を用いるので、専用のハードウェアを付加
することなく、メモリセルと周辺回路の全ての０縮退、
１縮退故障を検出することが出来る。
回路及びテスト方法によれば、アドレス、データパタン
自動発生のためにフリップフ′口ツブにわずかな論理素
子を付加した線形フィードバックレジスタを有する疑似
パタン発生器を用いるので、専用のハードウェアを付加
することなく、メモリセルと周辺回路の全ての０縮退、
１縮退故障を検出することが出来る。
跋たアドレスパタン発生器として、２倍長の線形フィー
ドバックレジスタを用いれば、全てのメモリセルのビッ
ト間干渉をテストすることも可能である。
ドバックレジスタを用いれば、全てのメモリセルのビッ
ト間干渉をテストすることも可能である。
第１図は本発明のオンチップメモリテスト回路の一実施
例を示すブロック図である。 １・・・メモリセルおよび周辺回路、１０・・・第１セ
レクタ、１１・・・第１の疑似ランダムパタン発生回路
、１２・・・書込みデータ、２０・・・第２セレクタ、
２１・・・第２の疑似ランダムパタン発生回路、２２・
・・読出し・書込みアドレス、とその許可信号、３０・
・・パタン圧縮器。
例を示すブロック図である。 １・・・メモリセルおよび周辺回路、１０・・・第１セ
レクタ、１１・・・第１の疑似ランダムパタン発生回路
、１２・・・書込みデータ、２０・・・第２セレクタ、
２１・・・第２の疑似ランダムパタン発生回路、２２・
・・読出し・書込みアドレス、とその許可信号、３０・
・・パタン圧縮器。
Claims (1)
- 【特許請求の範囲】 １、線形フィードバックレジスタを有しアドレスパタン
、データパタンおよび制御信号用にそれぞれ第１及び第
２の疑似ランダムパタン信号を出力する第１及び第２の
疑似ランダムパタン発生回路と、前記第１の疑似ランダ
ムパタン信号を被試験メモリブロックの書込みデータに
入力する第１セレクタと、前記第２の疑似ランダムパタ
ン信号を前記被試験メモリブロックのアドレス及び制御
端子に入力する第２セレクタと、線形フィードバックレ
ジスタを有し前記被試験メモリブロックのメモリの出力
信号を逐次圧縮するパタン圧縮器とを含むことを特徴と
するオンチップメモリテスト回路。 ２、前記第２の疑似ランダムパタン信号発生器の線形フ
ィードバックレジスタが、その出力ビット数の２倍以上
のビット数の線形フィードバックレジスタであることを
特徴とする請求項１記載のオンチップメモリテスト回路
。 ３、請求項１及び２に記載のオンチップメモリテスト回
路において、前記第１、２の疑似ランダムパタン信号を
用いて、被試験メモリブロックの全アドレスにデータを
書き込み、次にパタン圧縮器の線形フィードバックレジ
スタを初期化し、更に全てのアドレスからの０読出し、
１読出しが完了した時点で、前記圧縮器の線形フィード
バックレジスタの圧縮結果を参照し、期待値と照合する
ことを特徴とするメモリをテストするテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099673A JPH03296676A (ja) | 1990-04-16 | 1990-04-16 | オンチップメモリテスト回路およびテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2099673A JPH03296676A (ja) | 1990-04-16 | 1990-04-16 | オンチップメモリテスト回路およびテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03296676A true JPH03296676A (ja) | 1991-12-27 |
Family
ID=14253553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2099673A Pending JPH03296676A (ja) | 1990-04-16 | 1990-04-16 | オンチップメモリテスト回路およびテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03296676A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59166879A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 集積回路装置 |
| JPS6483170A (en) * | 1987-09-25 | 1989-03-28 | Nec Corp | Test pattern generator |
| JPH01140500A (ja) * | 1987-11-27 | 1989-06-01 | Toshiba Corp | 半導体メモリ評価装置 |
| JPH0215500A (ja) * | 1988-04-29 | 1990-01-19 | Internatl Business Mach Corp <Ibm> | メモリ自己検査システム及び方法 |
-
1990
- 1990-04-16 JP JP2099673A patent/JPH03296676A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59166879A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 集積回路装置 |
| JPS6483170A (en) * | 1987-09-25 | 1989-03-28 | Nec Corp | Test pattern generator |
| JPH01140500A (ja) * | 1987-11-27 | 1989-06-01 | Toshiba Corp | 半導体メモリ評価装置 |
| JPH0215500A (ja) * | 1988-04-29 | 1990-01-19 | Internatl Business Mach Corp <Ibm> | メモリ自己検査システム及び方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009028051A1 (ja) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | メモリの試験方法及びメモリ試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5325367A (en) | Memory device containing a static ram memory that is adapted for executing a self-test, and integrated circuit containing such a device as an embedded static ram memory | |
| US6668347B1 (en) | Built-in self-testing for embedded memory | |
| US5475694A (en) | Fuzzy multiple signature compaction scheme for built-in self-testing of large scale digital integrated circuits | |
| JPS63102098A (ja) | 集積回路 | |
| US6553530B1 (en) | Integrated circuit devices that include self-test apparatus for testing a plurality of functional blocks and methods of testing same | |
| US20040230870A1 (en) | Built-in self test system and method | |
| US7729185B2 (en) | Apparatus and method for detection of address decoder open faults | |
| US6553527B1 (en) | Programmable array built-in self test method and controller with programmable expect generator | |
| KR100487051B1 (ko) | 내장 메모리를 테스트하기 위한 방법 및 장치 | |
| JPH05241882A (ja) | 組込み自己試験用回路および自己試験を実行する方法 | |
| JPH10223000A (ja) | 半導体記憶装置 | |
| JP3871384B2 (ja) | 半導体メモリ試験装置用不良解析メモリ | |
| US20080013389A1 (en) | Random access memory including test circuit | |
| US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
| JPH04178580A (ja) | 半導体メモリの故障自己診断装置 | |
| JPH03296676A (ja) | オンチップメモリテスト回路およびテスト方法 | |
| JPH0778495A (ja) | 高速自己テスト回路内蔵半導体記憶装置 | |
| US7318182B2 (en) | Memory array manufacturing defect detection system and method | |
| KR100212135B1 (ko) | 동적 메모리 장치의 테스트 회로 | |
| JPH06282453A (ja) | マイクロプロセッサ内に埋込まれたアレイをテストするための方法およびメカニズム、ならびにアレイをテストするためのシステム内に配設される比較−圧縮レジスタ | |
| JP2002243801A (ja) | 半導体集積回路 | |
| Li | Diagnosing binary content addressable memories with comparison and RAM faults | |
| JPH0238879A (ja) | 論理回路 | |
| JPH0877796A (ja) | 半導体記憶装置 | |
| GB2191008A (en) | Method of testing a memory |