JPH06282453A - マイクロプロセッサ内に埋込まれたアレイをテストするための方法およびメカニズム、ならびにアレイをテストするためのシステム内に配設される比較−圧縮レジスタ - Google Patents

マイクロプロセッサ内に埋込まれたアレイをテストするための方法およびメカニズム、ならびにアレイをテストするためのシステム内に配設される比較−圧縮レジスタ

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JPH06282453A
JPH06282453A JP5290341A JP29034193A JPH06282453A JP H06282453 A JPH06282453 A JP H06282453A JP 5290341 A JP5290341 A JP 5290341A JP 29034193 A JP29034193 A JP 29034193A JP H06282453 A JPH06282453 A JP H06282453A
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Gopi Ganapathy
ゴピ・ガナパシィ
Thang Tran
ツァン・トラン
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    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 【目的】 埋込アレイにおける既知のエラー箇所を一連
の予め定められたテストパターンでテストするためのメ
カニズムおよび方法を提供する。 【構成】 上記のメカニズムは、アレイ１２にテストパ
ターンを送る確定的テストパターンジェネレータ１４を
含む。パターンはアレイ１２の故障傾向に基づき予め選
択されている。アレイ１２の内容は読出されてテストパ
ターンと比較され、カレントエラー項が発生される。カ
レントエラー項は論理演算によりレジスタ１６で圧縮さ
れ、それはエラー表示を保存する。レジスタ１２の内容
は累積エラー項を構成し、エラーが起こったかどうかを
判断するために読出され得る。テストされたアレイ１２
の各列は累積エラー項内のビット位置に対応しており、
ユーザはアレイ１２内のどの列がエラーを引起こすのか
を判断できる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は埋込アレイをテストするため
のメカニズムおよび方法に関し、より特定的には、一連
の予め定められたテストパターンで埋込アレイの既知の
エラー箇所をテストするためのメカニズムおよび方法に
関する。
【０００２】
【発明の背景】コンピュータシステムおよびコンピュー
タ制御された装置に対する社会の依存度が高まるにつ
れ、そのようなシステムを作り上げるコンポーネントの
完全さを確認することがますます重要になってくる。マ
イクロプロセッサは、その機能が広い範囲のコンピュー
タシステムにとって不可欠である、コンピュータコンポ
ーネントの集まりの１つを表わす。現在のマイクロプロ
セッサは、典型的にはその中に埋込まれた複数個のメモ
リアレイ（「埋込アレイ」）を含む。たとえば、縮小命
令セット（「ＲＩＳＣ」）プロセッサの応用は広く行き
渡っているが、これは、一般に少なくとも２つの埋込メ
モリアレイ、すなわちデータキャッシュおよび命令キャ
ッシュを有する。
【０００３】埋込アレイをテストするに当たってはさま
ざまな問題が浮上するが、これはそれらが中に埋込まれ
ているマイクロプロセッサのアーキテクチャによってア
レイへのアクセスが限定されるからである。たとえば、
埋込アレイの中へ何らかのデータを書込むことは不可能
であろうし、これによりアレイの包括的なテストは妨げ
られるだろう。さらに、アレイが中に埋込まれたマイク
ロプロセッサアーキテクチャがアクセスの限定を強要す
るので、アレイのいくつかの部分は事実上テスト不可能
になるであろう。
【０００４】外部テスト装置による埋込アレイへのアク
セスは、アレイが中に埋込まれているマイクロプロセッ
サを介して間接的に行なわれなければならないので、ア
レイをテストするのに必要な計算時間が増大することに
なる。たとえば、埋込アレイのどの特定のセルに値を間
接に書込んだりそこから読出したりするにも、典型的に
は多くの機械命令が要求される。テストを行なうには、
一般に数多くの値をアレイのすべてのセルに読出しかつ
書込むことが必要なので、この結果テストプロセスの計
算に関する要求は著しく増大する。さらに、埋込アレイ
の間接的テストのために要求されるツールは、容易にア
クセスできるアレイをテストするのに要求されるであろ
うものよりも精巧かつ複雑であることが必要である。
【０００５】したがって、テスト用ハードウエアを局所
化し、埋込アレイが再構成されるテストモードを提供す
ることで、アクセス能力を高めかつテスト中の読出／書
込オーバヘッドを減じるアーキテクチャが開発されてき
た。テストモードでは、（疑似乱数ジェネレータによっ
て発生された）一連の乱数を各セルに直接に送ったりそ
こからそれを読出したりすることで、埋込アレイはテス
トされる。ある数がセルに送られるとその後、そのセル
の内容は読出されてデータ圧縮レジスタ（「ＤＣＲ」）
の中で、圧縮される。ＤＣＲはそれが受取る値を、たと
えば周期冗長多項式圧縮によって圧縮する。予め定めら
れた量の乱数が埋込アレイに送られ、かつそこから読出
されると、ＤＣＲの内容（「出力シグネチャ」）が読出
され、予め定められた正しいシグネチャと比較される。
ＤＣＲの出力シグネチャが正しいシグネチャと一致する
ならば、埋込アレイは適切に機能していると考えられる
し、一致しなければそれは不良である。
【０００６】現在の乱数に基づくテストアーキテクチャ
における不利な点の１つは、読出−書込のオーバヘッド
時間が減じられたとしても、やはり満足に誤りをカバー
するのに十分な乱数を各セルに送りかつそこからそれを
読出すには、非常に多くの実行時間が必要であるという
ことである。テストパターンがランダムなので、容認で
きる程度まで誤りをカバーするには膨大な数のパターン
が用いられなければならない。さらに、現在のテストプ
ロセスにおいて使用される圧縮技術に限界があるため、
圧縮の間にＤＣＲの中でエラー同士が互いを相殺して
「良好な」シグネチャを生じてしまう可能性がある。２
またはそれ以上のエラーが互いを相殺して正しいシグネ
チャを生じるプロセスは、エイリアシング（aliasing）
と呼ばれる。
【０００７】最後に、ランダムなパターンでテストを行
なってもメモリの故障の特定のタイプに狙いを定めるこ
とはできない。たとえば、所与のマイクロプロセッサ製
造工程のいかなるものにおいても、ある一定のタイプの
エラーが起こる確率が他のものより高くなるだろう。し
たがって、このプロセスによって形成される埋込アレイ
内のある一定の領域が他の領域よりも損なわれやすいと
いうことになる。埋込アレイにおけるこれらの比較的高
い故障率を示す部分を、ここでは故障箇所と呼ぶ。無作
為なテストは、アレイの誤り傾向を考慮に入れない。し
たがって、埋込アレイにおける非常に故障率の低い部分
が故障箇所と同じ位の綿密さでテストされることにな
る。この結果、故障箇所のテストが不十分になるか、ア
レイの低故障率部分が過度に（時間とリソースを浪費し
て）テストされることになるかのどちらかである。
【０００８】ゆえに、現在使用されている方法より要求
される計算リソースが少ない、埋込アレイをテストする
ための方法およびメカニズムを提供することが望ましい
のは明らかである。誤りを十分にカバーし、かつ故障箇
所に狙いを定めることができる、埋込アレイをテストす
るための方法およびメカニズムを提供することがさらに
望ましい。エイリアシングを受容しない、埋込アレイを
テストするための方法およびアーキテクチャを提供する
ことは、さらに望ましい。
【０００９】
【発明の概要】本発明は、マイクロプロセッサ内に埋込
まれたアレイをテストするための方法を提供する。この
方法は、アレイにおける既知の故障箇所に基づきテスト
パターンを選択するステップと、そのテストパターンを
アレイの予め定められた部分に書込むステップと、アレ
イの予め定められた部分に含まれるデータを読出すステ
ップと、テストパターンをアレイの部分から読出された
データと比較するステップとを含む。この方法はさら
に、テストパターンがアレイの部分から読出されたデー
タと同一でない場合に、エラーの存在を示すしるしを発
生するステップを含む。
【００１０】本発明はさらに、埋込アレイをテストする
ためのメカニズムを提供する。メカニズムは、アレイに
おける既知の故障箇所に基づきテストパターンを発生す
るための手段と、そのテストパターンをアレイの予め定
められた部分に書込むための手段と、アレイの予め定め
られた部分に含まれるデータを読出すための手段と、テ
ストパターンをアレイの部分から読出されたデータと比
較するための手段とを含む。このメカニズムはさらに、
テストパターンがアレイの部分から読出されたデータと
同一でない場合にエラーの存在を示すしるしを発生する
ための手段を含む。
【００１１】加えて、本発明はアレイにおける既知の故
障箇所に基づき複数個のテストパターンを発生させるた
めの手段を含む、埋込アレイをテストするためのメカニ
ズムを提供するものであって、このメカニズムはさらに
以下のステップを連続的に行なうための手段を含む。す
なわち、テストパターンをアレイの予め定められた部分
に書込むステップ、アレイの予め定められた部分に含ま
れるデータを読出すステップ、テストパターンをアレイ
の部分から読出されたデータと比較するステップ、テス
トパターンとアレイの部分から読出されたデータとの間
での比較を示すカレントエラー項（current error ter
m）を発生するステップ、およびカレントエラー項を以
前のカレントエラー項を表わす累積エラー項に圧縮する
ステップである。このメカニズムはさらに、累積エラー
項を読出すための手段を含む。
【００１２】本発明はさらに、アレイに結合されるアド
レスジェネレータ、アレイに結合される比較−圧縮レジ
スタ、ならびにアレイおよび比較−圧縮レジスタに結合
される確定的テストパターンジェネレータを含む、埋込
アレイをテストするためのメカニズムを提供する。確定
的テストパターンジェネレータは、一連の予め定められ
た数をアレイのいくつかの部分と比較−圧縮レジスタと
へ送る。それらの部分は、アドレスジェネレータによっ
て発生されたアドレスで決定される。比較−圧縮レジス
タは、それらの部分の中の値をそれらの部分に送られた
数と比較し、その比較に基づいてエラー項を発生する。
【００１３】新規であると信じられるこの発明の特徴
は、前掲の特許請求の範囲において特定的に述べられ
る。この発明は、そのさらなる目的および利点ととも
に、以下の説明を添付の図面と関連させながら参照する
ことで最もよく理解されるであろう。いくつかの図で
は、同一の参照番号は同様な要素を示している。
【００１４】
【詳しい説明】図１を参照して、マイクロプロセッサ１
０がこの発明の一実施例に従って示される。マイクロプ
ロセッサ１０は、埋込アレイ１２、確定的テストパター
ンジェネレータ１４、データ比較−圧縮レジスタ１６、
およびアドレスジェネレータ１８を含む。確定的テスト
パターンジェネレータ１４は多ビットライン１１によっ
てアレイ１２に結合され、かつ多ビットライン１３によ
ってデータ比較−圧縮レジスタ１６へ結合される。アド
レスジェネレータ１８は多ビットライン１５によりアレ
イ１２に結合される。比較−圧縮レジスタ１６も、多ビ
ットライン１７によりアレイ１２へ結合され、かつライ
ン２１を経由してエラー解析器２３へも結合される。
【００１５】アレイ１２をテストするには、確定的テス
トパターンジェネレータ１４が予め定められたデータパ
ターンのセットからデータパターンを連続的に発生し、
その発生されたデータパターンをライン１１経由でアレ
イ１２へ、かつライン１３経由で比較−圧縮レジスタ１
６へ運ぶ。データパターンは、アレイ１２内の確率の高
い特定の故障に狙いを定めるよう予め選択されている。
所与のテストサイクルで確定的テストパターンジェネレ
ータ１４によって発生されるデータパターンを受取る、
アレイ１２の特定の部分は、そのサイクルにおいてアド
レスジェネレータ１８により発生されるアドレスで決定
される。
【００１６】これから述べる説明のために、テストパタ
ーンジェネレータ１４によって発生されたデータパター
ンは各テストサイクルの間にアレイ１２の中の１行のセ
ルに送られると仮定する。しかしながら、データパター
ンは代替的に他の配列のタイプに分類されるアレイ１２
内のセルへ並列に送られてもよい。たとえば、各テスト
サイクルの間、データパターンはセルの１つのセットに
おける１つのラインへ送られてもよいし、セルの４つの
別個のセットにおける１つのラインへ送られてもよい。
【００１７】アドレスジェネレータ１８は、予め定めら
れたシーケンスでアドレスを発生し、埋込アレイ１２に
故障のある可能性が比較的高い特定の条件に狙いを定め
る。特定のタイプおよび条件の故障がありそうかどうか
は、過去のエラーの情報およびマイクロプロセッサ１０
の特定の製造工程について知られている特質に基づいて
決定される。
【００１８】各テストサイクルの間、確定的テストパタ
ーンジェネレータ１４はテストパターンを発生し、アド
レスジェネレータ１８はアドレスを発生する。テストパ
ターンは確定的テストパターンジェネレータ１４からラ
イン１１を介してアレイ１２のある行に送られ、それは
アドレスジェネレータ１８によって発生されてライン１
５を介してアレイ１２に運ばれる、アドレスに対応す
る。テストパターンは、ライン１３を介して確定的テス
トパターンジェネレータ１４から直接に比較−圧縮レジ
スタ１６へも送られる。パターンがストアされている行
の内容（「テストされた行の内容」）はその後アレイ１
２から読出され、ライン１７を介してデータ比較−圧縮
レジスタ１６へ送られる。データ比較−圧縮レジスタ１
６はテストパターンをテストされた行の内容と比較し、
カレントエラー項を発生する。比較−圧縮レジスタ１６
の中で、カレントエラー項は以前のエラー項を表わす累
積エラー項とともに圧縮される。テストパターンのセッ
トがすべてのエラー箇所へ発生されると、累積エラー項
はエラー解析器２３によってライン２１を介しポート２
０で読出されて、テストの間に何らかのエラーが発生し
たかどうかを判断する。図２を参照して、比較−圧縮レ
ジスタ１６をこれからより詳細に説明する。
【００１９】図２は、この発明の一実施例による比較−
圧縮レジスタ１６を示す。比較−圧縮レジスタ１６は、
入力５０でたとえば１００１のテストパターンを確定的
テストパターンジェネレータ１４から受取り、入力５２
でたとえば１００１のテストされた行の内容をアレイ１
２から受取って、それらの間でビットごとの比較を行な
い、出力５４でこの例に対するカレントエラー項００１
０を発生する。出力５４で発生されたカレントエラー項
は、各ビットを比較した結果を含む。たとえば、比較が
複数個のＸＯＲゲート５６でなされた場合、０はビット
が同一であるビット比較を表わし、１はビットが異なっ
ているビット比較を表わす。したがって、入力５２のテ
ストされた行の内容が入力５０のテストパターンと同一
であれば、出力５４で発生されるカレントエラー項は、
現在テストされている行にはエラーが含まれないという
ことを示す０のアレイになる。
【００２０】一旦出力５４でカレントエラー項が決定さ
れると、カレントエラー項は出力５８に現れる累積エラ
ー項とともに圧縮される。しかしながら、当該技術分野
において現在用いられている、エイリアシングをもたら
し得る線形フィードバック圧縮技術を行なうのではな
く、カレントエラー項の各ビットは累積エラー項の対応
するビットと論理演算で結合される。論理演算は、出力
５８におけるエラー表示が確実に残り続けるように選択
される。たとえば、１がカレントエラー項におけるエラ
ーを表わすならば、複数個のＯＲゲート６０が累積エラ
ー項をカレントエラー項に結合するのに用いられる。ゆ
えに、出力５８の累積エラー項の中の所与のビットのい
ずれかが過去の比較におけるエラーを示す１であれば、
そのビットはカレントエラー項の中の対応するビットの
値にはかかわりなく１のままである。同様に、出力５４
のカレントエラー項のあるビットがエラーを示す１であ
れば、出力５８の累積エラー項における対応するビット
は圧縮前のビットの値にはかかわりなく圧縮の後でも１
である。
【００２１】テストプロセスが完了すると、累積エラー
項５８はエラー解析器２３によってライン２１を介しポ
ート２０で読出されてよい。累積エラー項は、エラーが
起こったビット位置のすべてに１を含む。さらに、累積
エラー項内の１の位置は、アレイ１２における１または
２以上のエラーが起こった列を示す。たとえば、累積エ
ラー項の第１のビットが１であれば、エラーはテストさ
れた行の少なくとも１つの、列１のセルで起こったので
ある。この情報は、ユーザがエラーの特定のソースおよ
び位置を調べ上げる助けとなるだろう。
【００２２】確定的テストは、現在当該技術分野におい
て用いられているランダムテスト手順の代わりに用いら
れてもよいし、ランダムテストを補足するのに用いられ
てもよい。補足として用いられる場合、ランダムテスト
は比較的稀なエラーに対して少なくとも部分的にチェッ
クを行ない、一方確定的テストは比較的よくあるエラー
に対する徹底的なチェックを提供する。さらに、確定的
テストで補足するならば、ランダムテスト手順で用いら
れるランダムテストパターンの数を、テストプロセスの
全体としての正確さを大きく損なうことなしに減じるこ
とができる。
【００２３】一旦エラーが検出された際にエラーを正確
に示すため、単一ステップのテストが用いられてもよ
い。単一ステップのテストは、１つのテストパターンが
アレイ１２の行へ送られるたびに累積エラー項がエラー
解析器２３によってライン２１を介しポート２０で読出
されるということを除けば、上で説明されたのと同じよ
うに行なわれる。したがって、エラー解析器２３が累積
エラー項の中にエラーを検出すると、エラーを示すビッ
トの位置がアレイ１２におけるエラーが起こった列を表
わし、アドレスジェネレータ１８によって最も最近に発
生されたアドレスがエラーの起こった行を示す。行およ
び列の情報によってエラーを生じた特定のアレイセルが
明らかになる。
【００２４】図３を参照して、この発明の代替的実施例
によるマイクロプロセッサ１００が示される。マイクロ
プロセッサ１００は一般に、確定的テストパターンジェ
ネレータ１０２、アドレスジェネレータ１０４、ならび
に２つの埋込アレイ１１０および１１２を同時にテスト
するために配設された２つの比較−圧縮レジスタ１６ａ
および１６ｂを含む。比較−圧縮レジスタ１６ａおよび
１６ｂは、好ましくは前に説明されかつ図２で図解され
た比較−圧縮レジスタ１６に従って構成される。アレイ
１１０および１１２は、たとえばＲＩＳＣマイクロプロ
セッサのデータキャッシュおよび命令キャッシュであっ
てよい。
【００２５】各テストサイクルで、確定的テストパター
ンジェネレータ１０２は、複数個の多ビットライン１０
３を経由して予め選択されたパターンのセットからのパ
ターンをアレイ１１０および１１２へ、かつデータ比較
−圧縮レジスタ１６ａおよび１６ｂへ送る。テストパタ
ーンは、アドレスジェネレータ１０４によって発生され
かつ複数個の多ビットライン１０５を介してアレイ１１
０および１１２へ運ばれるアドレスによって示される、
アレイ１１０および１１２の行の中にストアされる。テ
ストされた行の内容はアレイ１１０および１１２から読
出され、多ビットライン１０７および１０９を介してそ
れぞれ比較−圧縮レジスタ１６ａおよび１６ｂに送られ
る。比較−圧縮レジスタ１６ａおよび１６ｂの各々は、
それぞれのテストされた行の内容をテストパターンと比
較し、カレントエラー項を発生して、カレントエラー項
を累積エラー項と結合する。予め定められたパターンの
すべてが送られると、比較−圧縮レジスタ１６ａおよび
１６ｂの累積エラー項はそれぞれ、ポート１１４および
１１６からライン１１１および１１３を介して運ばれ、
ＯＲゲート１１８で結合されて、結合された累積エラー
信号を出力１２０で生成する。
【００２６】この発明は特定の実施例を参照して示され
かつ説明されてきたが、発明の真の範囲および精神から
逸脱することなく、様々な変形および代用がなされ得
る。たとえば、示されているのは１つまたは２つのアレ
イをテストするための実施例である。しかし、開示され
た実施例はどのような数の埋込アレイについても確定的
テストを行なうよう容易に変形できる。さらに、説明の
ため、エラーを示すのに用いられるのは論理１であると
仮定されていた。しかし、これに代えて、エラーは論理
０によって示されてもよい。エラーを示すのに０が用い
られる場合、テストパターンおよびテストされた行の内
容はＸＮＯＲゲートで比較され、ＡＮＤゲートの累積エ
ラー項と結合されるであろう。加えて多重アレイの実施
例では、様々な比較−圧縮レジスタの累積エラー項がＡ
ＮＤゲートにおいて結合され、結合された累積エラー信
号を発生するであろう。これらのおよび他の代替例およ
び変形例が、疑いなく当業者にとっては明らかとなるで
あろうことが予期される。したがって前掲の特許請求の
範囲は、この発明の真の精神および範囲の中にあるもの
として、そのような代替例および変形例のすべてを包含
すると解釈されることが意図されている。
【図面の簡単な説明】
【図１】この発明による埋込アレイテストメカニズムの
主要なコンポーネントを表わすブロック図である。
【図２】この発明の一実施例による、図１の比較−圧縮
レジスタを表わす概略的ブロック図である。
【図３】この発明の一実施例による、複数個の埋込アレ
イを並列テストするための埋込アレイテストメカニズム
を表わすブロック図である。
【符号の説明】
１０ マイクロプロセッサ １２ 埋込アレイ １４ 確定的テストパターンジェネレータ １６ 比較−圧縮レジスタ １８ アドレスジェネレータ ２３ エラー解析器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴピ・ガナパシィ アメリカ合衆国、78744 テキサス州、オ ースティン、イースト・ウィリアム・シ ィ・エヌ、1912、ナンバー・216 (72)発明者 ツァン・トラン アメリカ合衆国、78741 テキサス州、オ ースティン、パーカー・レーン、3300、ナ ンバー・150

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサ内に埋込まれたアレ
    イをテストするための方法であって、 アレイにおける既知の故障箇所に基づきテストパターン
    を選択するステップと、 マイクロプロセッサ内に埋込まれたパターンジェネレー
    タが、テストパターンをアレイの予め定められた部分に
    書込むようにするステップと、 アレイの予め定められた部分に含まれるデータをマイク
    ロプロセッサ内に埋込まれた比較−圧縮レジスタに送る
    ステップと、 比較−圧縮レジスタに、テストパターンをアレイの部分
    から読出されたデータと比較させるステップと、 テストパターンがアレイの部分から読出されたデータと
    同一でない場合に、比較−圧縮レジスタにエラーの存在
    を示すしるしを発生させるステップとを含む、方法。
  2. 【請求項２】 エラーの存在を示すしるしはカレントエ
    ラー項であり、方法はさらに比較−圧縮レジスタにカレ
    ントエラー項を以前に定められたカレントエラー項を表
    わす累積エラー項に圧縮させるステップと、 累積エラー項を読出してエラーが起こったかどうかを判
    断するステップとを含む、請求項１に記載の方法。
  3. 【請求項３】 前記予め定められた部分はアレイ内の行
    であり、前記累積エラーはビットのアレイを含んでお
    り、前記ビットのアレイの各ビットはアレイの列に対応
    しており、前記ビットの各々の値は、それに対応するア
    レイの列内にエラーが生じたかどうかのしるしを提供す
    る、請求項２に記載の方法。
  4. 【請求項４】 アレイにおける既知の故障箇所に基づき
    テストパターンを選択するステップと、マイクロプロセ
    ッサ内に埋込まれたパターンジェネレータが、テストパ
    ターンをアレイの予め定められた部分に書込むようにす
    るステップと、アレイの予め定められた部分に含まれる
    データをマイクロプロセッサ内に埋込まれた比較−圧縮
    レジスタに送るステップと、比較−圧縮レジスタに、テ
    ストパターンをアレイの部分から読出されたデータと比
    較させるステップと、テストパターンがアレイの部分か
    ら読出されたデータと同一でない場合に、比較−圧縮レ
    ジスタにエラーの存在を示すしるしを発生させるステッ
    プと、比較−圧縮レジスタに、カレントエラー項を以前
    に定められたカレントエラー項を表わす累積エラー項に
    圧縮させるステップとは、累積エラー項を読出すステッ
    プに先んじて多数回反復して繰返される、請求項２に記
    載の方法。
  5. 【請求項５】 マイクロプロセッサ内に埋込まれたアレ
    イをテストするためのメカニズムであって、 前記マイクロプロセッサ内に配設され、アレイにおける
    既知の故障箇所に基づきテストパターンを発生するため
    の手段と、 前記マイクロプロセッサ内に配設され、テストパターン
    をアレイの予め定められた部分に書込むための手段と、 前記マイクロプロセッサ内に配設され、アレイの予め定
    められた部分に含まれるデータを読出すための手段と、 前記マイクロプロセッサ内に配設され、テストパターン
    をアレイの部分から読出されたデータと比較するための
    手段と、 前記マイクロプロセッサ内に配設され、テストパターン
    がアレイの部分から読出されたデータと同一でない場合
    に、エラーの存在を示すしるしを発生するための手段と
    を含む、メカニズム。
  6. 【請求項６】 エラーの存在を示すしるしはカレントエ
    ラー項であり、メカニズムはさらにカレントエラー項を
    以前に定められたカレントエラー項を表わす累積エラー
    項に圧縮するための手段と、 累積エラー項を読出してエラーが生じたかどうかを判断
    するための手段とを含む、請求項５に記載のメカニズ
    ム。
  7. 【請求項７】 前記予め定められた部分はアレイの行で
    あり、前記累積エラー項はビットのアレイを含み、各ビ
    ットはアレイの列に対応し、前記ビットの各々の値はそ
    れに対応するアレイの列でエラーが生じたかどうかのし
    るしを提供する、請求項６に記載のメカニズム。
  8. 【請求項８】 埋込アレイをテストするためのメカニズ
    ムであって、 アレイにおける既知の故障箇所に基づき複数個のテスト
    パターンを発生するための手段と、 連続的にテストパターンをアレイの予め定められた部分
    に書込みかつアレイの予め定められた部分に含まれるデ
    ータを読出し、 テストパターンをアレイの予め定められた部分から読出
    されたデータと比較し、 テストパターンとアレイの予め定められた部分から読出
    されたデータとの間の比較を示すカレントエラー項を発
    生し、 カレントエラー項を以前のカレントエラー項を表わす累
    積エラー項に圧縮することを、 行なうための手段と、 累積エラー項を読出すための手段とを含む、メカニズ
    ム。
  9. 【請求項９】 前記予め定められた部分はアレイの行で
    あり、前記累積エラー項はビットのアレイを含み、前記
    ビットのアレイの各ビットはアレイの列に対応し、前記
    ビットの各々の値はそれに対応するアレイの列でエラー
    が生じたかどうかのしるしを提供する、請求項８に記載
    のメカニズム。
  10. 【請求項１０】 埋込アレイをテストするためのメカニ
    ズムであって、 アレイに結合されるアドレスジェネレータと、 アレイに結合される比較−圧縮レジスタと、 アレイおよび比較−圧縮レジスタに結合される確定的テ
    ストパターンジェネレータとを含み、 確定的テストパターンジェネレータは、一連の予め選択
    された数をアレイおよび比較−圧縮レジスタへ送り、 前記部分は、前記アドレスジェネレータにより発生され
    るアドレスによって決定され、 前記比較−圧縮レジスタは、前記部分の値を前記部分に
    送られた数と比較して、前記比較に基づくエラー項を発
    生する、メカニズム。
  11. 【請求項１１】 前記予め定められた部分はアレイの行
    であり、前記比較−圧縮レジスタはビットのアレイを含
    み、前記ビットのアレイの各ビットはアレイの列に対応
    し、前記ビットの各々の値はそれに対応するアレイの列
    でエラーが生じたかどうかのしるしを提供する、請求項
    １０に記載のメカニズム。
  12. 【請求項１２】 前記アドレスジェネレータは、予め選
    択されたシーケンスでアレイにおける既知のエラー箇所
    に基づきアドレスを発生する、請求項１０に記載のメカ
    ニズム。
  13. 【請求項１３】 前記確定的テストパターンジェネレー
    タおよび前記アドレスジェネレータに結合される第２の
    埋込アレイをさらに含み、確定的テストパターンジェネ
    レータは前記一連の予め選択された数を前記第２のアレ
    イに送り、さらに前記確定的テストパターンジェネレー
    タおよび前記第２の埋込アレイに結合される第２の比較
    −圧縮レジスタを含み、確定的テストパターンジェネレ
    ータは前記一連の予め選択された数を前記第２の比較−
    圧縮レジスタに送り、前記第２の比較−圧縮レジスタは
    前記第２の埋込アレイの値を前記一連の予め選択された
    数と比較し、前記第２の比較−圧縮レジスタは前記比較
    を表わす第２のエラー項を発生し、さらに前記比較−圧
    縮レジスタにより発生された前記エラー項を、前記第２
    の比較−圧縮レジスタにより発生された前記第２のエラ
    ー項とともに圧縮するための手段を含む、請求項１０に
    記載のメカニズム。
  14. 【請求項１４】 前記比較−圧縮レジスタは、論理ＸＯ
    Ｒ機能を行なうよう構成された複数個のゲートと、論理
    ＯＲ機能を行なうよう構成された複数個のゲートとを含
    み、前記部分の前記値および前記部分に送られた前記値
    は、論理ＸＯＲ機能を行なうよう構成された前記複数個
    のゲートに与えられてカレントエラー項を発生し、前記
    カレントエラー項と累積エラー項とは、論理ＯＲ機能を
    行なうよう構成された前記複数個のゲートに与えられて
    改められた累積エラー項を発生する、請求項１０に記載
    のメカニズム。
  15. 【請求項１５】 前記比較−圧縮レジスタは、論理ＸＮ
    ＯＲ機能を行なうよう構成された複数個のゲートと、論
    理ＡＮＤ機能を行なうよう構成された複数個のゲートと
    を含み、前記部分の前記値および前記部分に送られた前
    記値は論理ＸＮＯＲ機能を行なうよう構成された前記複
    数個のゲートに与えられてカレントエラー項を発生し、
    前記カレントエラー項と累積エラー項とは論理ＡＮＤ機
    能を行なうよう構成された前記複数個のゲートに与えら
    れて改められた累積エラー項を発生する、請求項１０に
    記載のメカニズム。
  16. 【請求項１６】 アレイをテストするためのシステム内
    に配設される比較−圧縮レジスタであって、 テストパターンを示すビットの第１のアレイを受取るた
    めの手段と、 アレイの部分の内容を示すビットの第２のアレイを受取
    るための手段と、 ビットの前記第１のアレイとビットの前記第２のアレイ
    との間のビットごとの比較を行ない、前記比較を表わす
    ビットの第３のアレイを発生させる手段と、 複数個のビット位置を含むレジスタとを含み、前記ビッ
    ト位置の各々は前記アレイ内の列に対応し、さらに前記
    レジスタ内のビットの前記第３のアレイを前記レジスタ
    の内容と結合することにより、前記複数個のビット位置
    の各々に含まれる値が、前記複数個のビット位置の各々
    に対応する前記アレイの列でエラーが生じたかどうかの
    しるしを提供する、手段を含む、比較−圧縮レジスタ。
JP5290341A 1992-11-24 1993-11-19 マイクロプロセッサ内に埋込まれたアレイをテストするための方法およびメカニズム、ならびにアレイをテストするためのシステム内に配設される比較−圧縮レジスタ Withdrawn JPH06282453A (ja)

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