JP2001006394A - 半導体メモリチップおよびｄｒａｍメモリチップ - Google Patents
半導体メモリチップおよびｄｒａｍメモリチップInfo
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- JP2001006394A JP2001006394A JP2000145244A JP2000145244A JP2001006394A JP 2001006394 A JP2001006394 A JP 2001006394A JP 2000145244 A JP2000145244 A JP 2000145244A JP 2000145244 A JP2000145244 A JP 2000145244A JP 2001006394 A JP2001006394 A JP 2001006394A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
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- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 メモリセルのテスティングのコストを削減
し、かつテスト時間を短縮するメモリチップを提供する
こと。各チップをテストするために必要なチャネル数が
少ないメモリチップを提供すること。 【解決手段】 半導体メモリチップを、被テストメモリ
素子を備えたメモリアレイと、メモリアレイに入力かつ
格納されるべき基準データを供給するパターン発生器
と、基準データとメモリアレイからの格納データとを比
較するために前記メモリチップ上に形成されたコンパレ
ータとを有するよう構成し、さらにコンパレータを、基
準データと格納データとを比較して両者の整合性に相応
する比較結果を供給する論理回路と、論理回路からの比
較結果を受け取り、かつそれぞれが第１および第２状態
を有する複数のラッチと、ラッチの第１および第２状態
を格納および出力してテスト結果を与えるレジスタとを
有するように構成する。
し、かつテスト時間を短縮するメモリチップを提供する
こと。各チップをテストするために必要なチャネル数が
少ないメモリチップを提供すること。 【解決手段】 半導体メモリチップを、被テストメモリ
素子を備えたメモリアレイと、メモリアレイに入力かつ
格納されるべき基準データを供給するパターン発生器
と、基準データとメモリアレイからの格納データとを比
較するために前記メモリチップ上に形成されたコンパレ
ータとを有するよう構成し、さらにコンパレータを、基
準データと格納データとを比較して両者の整合性に相応
する比較結果を供給する論理回路と、論理回路からの比
較結果を受け取り、かつそれぞれが第１および第２状態
を有する複数のラッチと、ラッチの第１および第２状態
を格納および出力してテスト結果を与えるレジスタとを
有するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリのテス
ティングに関し、より詳細には、入力データパターンと
出力データパターンをチップ上でデータ比較することに
よりメモリデバイスをテストするための装置に関する。
ティングに関し、より詳細には、入力データパターンと
出力データパターンをチップ上でデータ比較することに
よりメモリデバイスをテストするための装置に関する。
【０００２】
【従来の技術】回路の複雑さが急速に増しているため、
メモリのテストに関する問題およびコストが増加してい
る。高密度メモリの進歩により、テスティングの複雑さ
に新しい問題が加わっている。例えば高速シンクロナス
ＤＲＡＭは、より複雑で、より時間のかかるパターンテ
スティングを必要とする。メモリテスティング用のテス
トシステムを使用すると、目下のスループットレベルを
維持するために付加的な装置が必要となる。一般的に、
付加的なテスタを加えて、より複雑な高速メモリデバイ
スに対して必要なスループットを維持するのは高い費用
がかかる。
メモリのテストに関する問題およびコストが増加してい
る。高密度メモリの進歩により、テスティングの複雑さ
に新しい問題が加わっている。例えば高速シンクロナス
ＤＲＡＭは、より複雑で、より時間のかかるパターンテ
スティングを必要とする。メモリテスティング用のテス
トシステムを使用すると、目下のスループットレベルを
維持するために付加的な装置が必要となる。一般的に、
付加的なテスタを加えて、より複雑な高速メモリデバイ
スに対して必要なスループットを維持するのは高い費用
がかかる。
【０００３】現在および将来両方の世代の高密度メモリ
のテスティングに関する別の問題は、チップ周波数に対
するテスタのスピードおよび精度に関するものである。
被テストチップに見合う高速のテストシステムを見つけ
るのは、ますます困難になってきている。一般的に、デ
バイス周波数の増加はテスタの精度が向上するよりも速
い。同時に、テスト装置はさらに複雑になっている。ピ
ン数は多くなっており、従ってより多くのピンに対して
精度を保たなくてはならない。さらに、コストを妥当な
レベルに維持し、妥当な時間枠内でテストを実行するこ
とも、製造およびテスタに対する問題である。
のテスティングに関する別の問題は、チップ周波数に対
するテスタのスピードおよび精度に関するものである。
被テストチップに見合う高速のテストシステムを見つけ
るのは、ますます困難になってきている。一般的に、デ
バイス周波数の増加はテスタの精度が向上するよりも速
い。同時に、テスト装置はさらに複雑になっている。ピ
ン数は多くなっており、従ってより多くのピンに対して
精度を保たなくてはならない。さらに、コストを妥当な
レベルに維持し、妥当な時間枠内でテストを実行するこ
とも、製造およびテスタに対する問題である。
【０００４】半導体メモリのテスティングでは、外部テ
スティングデバイスを使用して既知のデータパターンを
アレイ内のメモリセルに書き込むことにより、チップは
テストされる。そしてそのデバイスにデータパターンを
読み出し、既知のデータパターンと比較する。
スティングデバイスを使用して既知のデータパターンを
アレイ内のメモリセルに書き込むことにより、チップは
テストされる。そしてそのデバイスにデータパターンを
読み出し、既知のデータパターンと比較する。
【０００５】チップ製造プロセスにはどうしてもエラー
が生じてしまう。従って各メモリチップを注意深くテス
トしなくてはならず、これには典型的に上記のデータパ
ターンを使用する。テスティングコストは今のところ、
メモリチップの製造コスト全体に占める割合が高い。テ
ストコストは、１チップのテストに必要な時間を短縮す
る、および／または並列にテストされるチップ数を増や
すことにより削減できる。並列にテストされるチップ数
は通常、１つのメモリテスタが扱える入力／出力（Ｉ／
Ｏ）チャネル数により制限されている。並列にテストさ
れるチップ数を増やす手段としては、外部テスタとテス
トされているチップとの間の接続の数を減らす。１つの
テスタが１０２４のＩ／Ｏチャネルを扱うことができ、
１つのチップをテストするために１３０チャネルが必要
であると仮定すると、並列にテストできるチップは７個
である。
が生じてしまう。従って各メモリチップを注意深くテス
トしなくてはならず、これには典型的に上記のデータパ
ターンを使用する。テスティングコストは今のところ、
メモリチップの製造コスト全体に占める割合が高い。テ
ストコストは、１チップのテストに必要な時間を短縮す
る、および／または並列にテストされるチップ数を増や
すことにより削減できる。並列にテストされるチップ数
は通常、１つのメモリテスタが扱える入力／出力（Ｉ／
Ｏ）チャネル数により制限されている。並列にテストさ
れるチップ数を増やす手段としては、外部テスタとテス
トされているチップとの間の接続の数を減らす。１つの
テスタが１０２４のＩ／Ｏチャネルを扱うことができ、
１つのチップをテストするために１３０チャネルが必要
であると仮定すると、並列にテストできるチップは７個
である。
【０００６】図１に、メモリチップをテストするための
従来型テストセットアップを示す。メモリチップ１４を
備えたチップパッケージ１０、または複数のメモリチッ
プ１４を備えたウェハ１２を、外部メモリテスタ１６を
使用してテストする。テスタ１６が扱えるＩ／Ｏチャネ
ル数、および１つのチップに対して必要な接続数に依存
して、上述のように所定数のチップを並列にテストす
る。チップ上のメモリアレイの機能性を検査するため
に、テスタ１６は特定のパターンをメモリに書き込み、
そのデータをアレイから読み出し、そして元のデータパ
ターンとメモリチップから読み出したデータとを比較す
る。いかなるずれも報告され、メモリチップに対する合
否基準を決めるために使用される（モジュールレベルの
冗長度が可用でない場合）。そしてウェハテスティング
の場合は、フェイルビットマップが作成される。一例と
してｘ３２メモリチップの場合は、３２のＩ／Ｏチャネ
ルが、各メモリチップ１４とテスタ１６間のコミュニケ
ーション用に必要である。
従来型テストセットアップを示す。メモリチップ１４を
備えたチップパッケージ１０、または複数のメモリチッ
プ１４を備えたウェハ１２を、外部メモリテスタ１６を
使用してテストする。テスタ１６が扱えるＩ／Ｏチャネ
ル数、および１つのチップに対して必要な接続数に依存
して、上述のように所定数のチップを並列にテストす
る。チップ上のメモリアレイの機能性を検査するため
に、テスタ１６は特定のパターンをメモリに書き込み、
そのデータをアレイから読み出し、そして元のデータパ
ターンとメモリチップから読み出したデータとを比較す
る。いかなるずれも報告され、メモリチップに対する合
否基準を決めるために使用される（モジュールレベルの
冗長度が可用でない場合）。そしてウェハテスティング
の場合は、フェイルビットマップが作成される。一例と
してｘ３２メモリチップの場合は、３２のＩ／Ｏチャネ
ルが、各メモリチップ１４とテスタ１６間のコミュニケ
ーション用に必要である。
【０００７】従って、メモリセルをテストするための装
置であって、テスティングのコストを削減しテスト時間
を短縮する装置が必要である。さらに、各チップをテス
トするために必要なチャネル数が少ない装置が必要であ
る。
置であって、テスティングのコストを削減しテスト時間
を短縮する装置が必要である。さらに、各チップをテス
トするために必要なチャネル数が少ない装置が必要であ
る。
【０００８】
【発明が解決しようとする課題】本発明の課題は、メモ
リセルのテスティングのコストを削減し、かつテスト時
間を短縮するメモリチップを提供することである。本発
明の別の課題は、各チップをテストするために必要なチ
ャネル数が少ないメモリチップを提供することである。
リセルのテスティングのコストを削減し、かつテスト時
間を短縮するメモリチップを提供することである。本発
明の別の課題は、各チップをテストするために必要なチ
ャネル数が少ないメモリチップを提供することである。
【０００９】
【課題を解決するための手段】前記課題は本発明によ
り、半導体メモリチップを、メモリアレイと、パターン
発生器と、コンパレータとを有し、前記メモリアレイは
テストすべきメモリ素子を備え、前記パターン発生器
は、前記メモリアレイに入力され、格納されるべき基準
データを供給し、前記コンパレータは、パターン発生器
からの基準データと、メモリアレイからの格納データと
を比較するために前記メモリチップ上に形成され、さら
に前記コンパレータは、論理回路と、複数のラッチと、
レジスタとを備え、前記論理回路は、基準データとメモ
リアレイからの格納データとを比較して比較結果を供給
し、該比較結果は格納データが基準データに整合する場
合は整合状態、それ以外の場合は不整合状態を有し、前
記複数のラッチは論理回路からの比較結果を受け取り、
前記ラッチは整合状態に関連した第１状態を有し、論理
回路から不整合状態を受け取ると第１状態は第２状態に
変わり、前記レジスタはラッチの第１状態および第２状
態を格納および出力して、テスト結果を与えるようにし
て解決される。
り、半導体メモリチップを、メモリアレイと、パターン
発生器と、コンパレータとを有し、前記メモリアレイは
テストすべきメモリ素子を備え、前記パターン発生器
は、前記メモリアレイに入力され、格納されるべき基準
データを供給し、前記コンパレータは、パターン発生器
からの基準データと、メモリアレイからの格納データと
を比較するために前記メモリチップ上に形成され、さら
に前記コンパレータは、論理回路と、複数のラッチと、
レジスタとを備え、前記論理回路は、基準データとメモ
リアレイからの格納データとを比較して比較結果を供給
し、該比較結果は格納データが基準データに整合する場
合は整合状態、それ以外の場合は不整合状態を有し、前
記複数のラッチは論理回路からの比較結果を受け取り、
前記ラッチは整合状態に関連した第１状態を有し、論理
回路から不整合状態を受け取ると第１状態は第２状態に
変わり、前記レジスタはラッチの第１状態および第２状
態を格納および出力して、テスト結果を与えるようにし
て解決される。
【００１０】
【発明の実施の形態】本発明による半導体メモリチップ
は、メモリアレイと、パターン発生器と、コンパレータ
とを有する。前記メモリアレイはテストすべきメモリ素
子を備える。前記パターン発生器は、前記メモリアレイ
に入力され、かつ格納されるべき基準データを供給し、
前記コンパレータは、パターン発生器からの基準データ
と、メモリアレイからの格納データとを比較するために
前記メモリチップ上に形成される。さらに、前記コンパ
レータは、論理回路と、複数のラッチと、レジスタとを
備える。前記論理回路は、基準データとメモリアレイか
らの格納データとを比較して比較結果を供給し、この比
較結果は、格納データが基準データに整合する場合は整
合状態、それ以外の場合は不整合状態となる。前記複数
のラッチは、論理回路からの比較結果を受け取り、前記
ラッチは整合状態に関連した第１状態を有し、論理回路
から不整合状態を受け取ると第１状態は第２状態に変わ
る。前記レジスタはラッチの第１状態および第２状態を
格納および出力してテスト結果を与える。
は、メモリアレイと、パターン発生器と、コンパレータ
とを有する。前記メモリアレイはテストすべきメモリ素
子を備える。前記パターン発生器は、前記メモリアレイ
に入力され、かつ格納されるべき基準データを供給し、
前記コンパレータは、パターン発生器からの基準データ
と、メモリアレイからの格納データとを比較するために
前記メモリチップ上に形成される。さらに、前記コンパ
レータは、論理回路と、複数のラッチと、レジスタとを
備える。前記論理回路は、基準データとメモリアレイか
らの格納データとを比較して比較結果を供給し、この比
較結果は、格納データが基準データに整合する場合は整
合状態、それ以外の場合は不整合状態となる。前記複数
のラッチは、論理回路からの比較結果を受け取り、前記
ラッチは整合状態に関連した第１状態を有し、論理回路
から不整合状態を受け取ると第１状態は第２状態に変わ
る。前記レジスタはラッチの第１状態および第２状態を
格納および出力してテスト結果を与える。
【００１１】別の半導体チップは、メモリアレイと、パ
ターン発生器と、コンパレータとを有する。前記メモリ
アレイはテストすべきメモリ素子と、不良メモリ素子を
置換するための冗長部とを備え、該冗長部はそれぞれ一
組の素子を備える。前記パターン発生器は、前記メモリ
アレイに入力され、かつ格納されるべき基準データを供
給し、前記コンパレータは、パターン発生器からの基準
データと、メモリアレイからの格納データとを比較する
ために前記メモリチップ上に形成される。さらに、前記
コンパレータは、論理回路と、マルチプレクサ段と、複
数のラッチと、レジスタとを備える。前記論理回路は、
基準データとメモリアレイからの格納データとを比較し
て比較結果を供給し、この比較結果は、格納データが基
準データに整合する場合は整合状態、それ以外の場合は
不整合状態となる。前記マルチプレクサ段は比較結果を
受け取り、比較結果を圧縮して冗長度コンパチブルデー
タ圧縮（ redundancy compatible data compression ）
を供給して、不整合状態が一組の素子のどの素子に関連
していても、前記一組の素子と同じサイズの冗長部によ
る置換が行われるようにする。前記複数のラッチは、マ
ルチプレクサ段からの比較結果を受け取り、ラッチは整
合状態に関連した第１状態を有し、論理回路から不整合
状態を受け取ると第１状態は第２状態に変わる。前記レ
ジスタはラッチの第１状態および第２状態を格納および
出力して、テスト結果を与える。
ターン発生器と、コンパレータとを有する。前記メモリ
アレイはテストすべきメモリ素子と、不良メモリ素子を
置換するための冗長部とを備え、該冗長部はそれぞれ一
組の素子を備える。前記パターン発生器は、前記メモリ
アレイに入力され、かつ格納されるべき基準データを供
給し、前記コンパレータは、パターン発生器からの基準
データと、メモリアレイからの格納データとを比較する
ために前記メモリチップ上に形成される。さらに、前記
コンパレータは、論理回路と、マルチプレクサ段と、複
数のラッチと、レジスタとを備える。前記論理回路は、
基準データとメモリアレイからの格納データとを比較し
て比較結果を供給し、この比較結果は、格納データが基
準データに整合する場合は整合状態、それ以外の場合は
不整合状態となる。前記マルチプレクサ段は比較結果を
受け取り、比較結果を圧縮して冗長度コンパチブルデー
タ圧縮（ redundancy compatible data compression ）
を供給して、不整合状態が一組の素子のどの素子に関連
していても、前記一組の素子と同じサイズの冗長部によ
る置換が行われるようにする。前記複数のラッチは、マ
ルチプレクサ段からの比較結果を受け取り、ラッチは整
合状態に関連した第１状態を有し、論理回路から不整合
状態を受け取ると第１状態は第２状態に変わる。前記レ
ジスタはラッチの第１状態および第２状態を格納および
出力して、テスト結果を与える。
【００１２】本発明によるＤＲＡＭメモリチップは、メ
モリアレイと、パターン発生器と、コンパレータとを有
する。前記メモリアレイはテストすべきメモリ素子と、
不良メモリ素子を置換するための冗長部とを備え、該冗
長部はそれぞれ一組の素子を備える。前記パターン発生
器は、前記メモリアレイに入力され、かつ格納されるべ
き基準データを供給する。前記コンパレータは、パター
ン発生器からの基準データと、メモリアレイからの格納
データとを比較するために前記メモリチップ上に形成さ
れ、メモリアレイの読み取り／書き込みデータ線に接続
されており、メモリアレイから格納データを読み出す。
さらに、前記コンパレータは、論理回路と、同期段と、
マルチプレクサ段と、複数のラッチと、シフトレジスタ
とを備える。前記論理回路は、基準データとメモリアレ
イからの格納データとを比較して比較結果を供給し、こ
の比較結果は、格納データが基準データに整合する場合
は整合状態、それ以外の場合は不整合状態となる。前記
同期段は、論理回路から出力された比較結果を同期す
る。前記マルチプレクサ段は、各メモリ素子に関連した
比較結果を受け取り、各メモリ素子に対する比較結果を
圧縮して冗長度コンパチブルデータ圧縮を供給して、不
整合状態が一組の素子のどの素子に関連していても、前
記一組の素子と同じサイズの冗長部による置換が行われ
るようにする。前記複数のラッチは、マルチプレクサ段
からの比較結果を受け取り、ラッチは整合状態に関連し
た第１状態を有し、論理回路から不整合状態を受け取る
と第１状態は第２状態に変わる。前記シフトレジスタは
ラッチの第１状態および第２状態を格納および出力し
て、テスト結果を与える。
モリアレイと、パターン発生器と、コンパレータとを有
する。前記メモリアレイはテストすべきメモリ素子と、
不良メモリ素子を置換するための冗長部とを備え、該冗
長部はそれぞれ一組の素子を備える。前記パターン発生
器は、前記メモリアレイに入力され、かつ格納されるべ
き基準データを供給する。前記コンパレータは、パター
ン発生器からの基準データと、メモリアレイからの格納
データとを比較するために前記メモリチップ上に形成さ
れ、メモリアレイの読み取り／書き込みデータ線に接続
されており、メモリアレイから格納データを読み出す。
さらに、前記コンパレータは、論理回路と、同期段と、
マルチプレクサ段と、複数のラッチと、シフトレジスタ
とを備える。前記論理回路は、基準データとメモリアレ
イからの格納データとを比較して比較結果を供給し、こ
の比較結果は、格納データが基準データに整合する場合
は整合状態、それ以外の場合は不整合状態となる。前記
同期段は、論理回路から出力された比較結果を同期す
る。前記マルチプレクサ段は、各メモリ素子に関連した
比較結果を受け取り、各メモリ素子に対する比較結果を
圧縮して冗長度コンパチブルデータ圧縮を供給して、不
整合状態が一組の素子のどの素子に関連していても、前
記一組の素子と同じサイズの冗長部による置換が行われ
るようにする。前記複数のラッチは、マルチプレクサ段
からの比較結果を受け取り、ラッチは整合状態に関連し
た第１状態を有し、論理回路から不整合状態を受け取る
と第１状態は第２状態に変わる。前記シフトレジスタは
ラッチの第１状態および第２状態を格納および出力し
て、テスト結果を与える。
【００１３】本発明の択一的な実施例では、前記論理回
路は有利には、排他的ＯＲゲートまたは排他的ＮＯＲゲ
ートの１つを含み、前記ゲートは基準データおよびメモ
リアレイからの格納データ用の入力側を備える。半導体
メモリチップは、論理回路から出力された比較結果を同
期するための同期段をさらに有する。半導体メモリチッ
プは、論理回路からの比較結果を受け取り、比較結果を
圧縮して冗長度コンパチブルデータ圧縮を供給するマル
チプレクサをさらに有する。冗長度コンパチブルデータ
圧縮は、ワード線、カラム選択線（ column select lin
e ）またはメモリバンクの１つをテストするために用い
られる。半導体メモリチップは、比較サイクルが始まる
前にラッチを第１状態にリセットするオンチップ論理回
路、または比較サイクルが始まる前にラッチを第１状態
にリセットするオフチップ外部制御デバイスをさらに有
する。レジスタは有利にはシフトレジスタを含み、テス
ト結果は１ビットに圧縮されるか、テスト結果は逐次伝
送される。コンパレータは有利には、読み取り／書き込
みデータ線に接続されており、メモリアレイからの格納
データを得る。論理回路は有利には、排他的ＯＲゲート
または排他的ＮＯＲゲートの１つを含み、前記ゲートは
基準データおよびメモリアレイからの格納データ用の入
力側を備える。
路は有利には、排他的ＯＲゲートまたは排他的ＮＯＲゲ
ートの１つを含み、前記ゲートは基準データおよびメモ
リアレイからの格納データ用の入力側を備える。半導体
メモリチップは、論理回路から出力された比較結果を同
期するための同期段をさらに有する。半導体メモリチッ
プは、論理回路からの比較結果を受け取り、比較結果を
圧縮して冗長度コンパチブルデータ圧縮を供給するマル
チプレクサをさらに有する。冗長度コンパチブルデータ
圧縮は、ワード線、カラム選択線（ column select lin
e ）またはメモリバンクの１つをテストするために用い
られる。半導体メモリチップは、比較サイクルが始まる
前にラッチを第１状態にリセットするオンチップ論理回
路、または比較サイクルが始まる前にラッチを第１状態
にリセットするオフチップ外部制御デバイスをさらに有
する。レジスタは有利にはシフトレジスタを含み、テス
ト結果は１ビットに圧縮されるか、テスト結果は逐次伝
送される。コンパレータは有利には、読み取り／書き込
みデータ線に接続されており、メモリアレイからの格納
データを得る。論理回路は有利には、排他的ＯＲゲート
または排他的ＮＯＲゲートの１つを含み、前記ゲートは
基準データおよびメモリアレイからの格納データ用の入
力側を備える。
【００１４】
【実施例】本発明は半導体メモリのテストに関し、より
詳細にはメモリデバイスをテストするための、オンチッ
プデータパターンコンパレータを使用するメモリチップ
に関する。このコンパレータは有利には、メモリチップ
の一部として設計され作り込まれている。コンパレータ
は、被テストメモリチップのメモリアレイから読み出さ
れるデータに対して、可変データ圧縮を提供する。コン
パレータはまた、テスト結果の圧縮もおこなう。本発明
によるコンパレータは有利には、外部テスタとのコミュ
ニケーション用Ｉ／Ｏチャネル数を２つに削減する。
詳細にはメモリデバイスをテストするための、オンチッ
プデータパターンコンパレータを使用するメモリチップ
に関する。このコンパレータは有利には、メモリチップ
の一部として設計され作り込まれている。コンパレータ
は、被テストメモリチップのメモリアレイから読み出さ
れるデータに対して、可変データ圧縮を提供する。コン
パレータはまた、テスト結果の圧縮もおこなう。本発明
によるコンパレータは有利には、外部テスタとのコミュ
ニケーション用Ｉ／Ｏチャネル数を２つに削減する。
【００１５】以下、本発明についてＤＲＡＭおよびその
構成要素を例にとって説明する。本明細書の本発明に関
する記載は非限定的なものであり、他の半導体デバイス
にも応用できる。図２に半導体メモリデバイス／チップ
１００を示す。半導体メモリデバイス１００はメモリセ
ルを備えたメモリアレイ（図示せず）を有する。データ
は、読み取り／書き込みデータ線（ＲＷＤ）を介してメ
モリセルとやりとりされる。半導体メモリデバイス１０
０上には、本発明によりオンチップコンパレータ１１０
が設けられている。コンパレータ１１０はメモリチップ
１００のデータパスに直接接続されている。これは例え
ば、コンパレータ１１０をメモリチップ１００のＲＷＤ
に接続する事により実現される。メモリをテストするた
めに、パターン発生器１１２はパターンデータビット
（基準パターン）をＲＷＤを介してメモリアレイへ、お
よびコンパレータ１１０へ供給する。基準パターンは、
先行の書き込み動作によりコンパレータ１１０のメモリ
１１１内に格納されているか、オンチップパターン発生
器により発生される。基準パターンデータはアレイデー
タと共に、コンパレータ１１０に入力されて比較され
る。出力圧縮入力は、コンパレータ１１０から伝送すべ
きデータ結果に対する圧縮モードをセットする。出力圧
縮入力は、メモリチップ１００をテストする動作に対す
るテストモードを選択することによりセットされる。こ
うすると、圧縮モードをセットするためのＩ／Ｏピンは
必要ない。ストローブ入力もコンパレータ１１０に対し
て供給される。ストローブは、コンパレータ１１０が比
較するために、アレイと基準データとの間の同期をと
る。外部テスタとテストすべきチップとの間のインタフ
ェース、例えばシリアルインタフェースは、各メモリチ
ップ１００をテストするのに必要なコミュニケーション
チャネル数を２チャネルに削減する。すなわち、ストロ
ーブおよび結果である。結果出力は１ビットを含み、こ
の１ビットは選択されたモードに依存して合否クライテ
リアまたは付加的な情報を表す。
構成要素を例にとって説明する。本明細書の本発明に関
する記載は非限定的なものであり、他の半導体デバイス
にも応用できる。図２に半導体メモリデバイス／チップ
１００を示す。半導体メモリデバイス１００はメモリセ
ルを備えたメモリアレイ（図示せず）を有する。データ
は、読み取り／書き込みデータ線（ＲＷＤ）を介してメ
モリセルとやりとりされる。半導体メモリデバイス１０
０上には、本発明によりオンチップコンパレータ１１０
が設けられている。コンパレータ１１０はメモリチップ
１００のデータパスに直接接続されている。これは例え
ば、コンパレータ１１０をメモリチップ１００のＲＷＤ
に接続する事により実現される。メモリをテストするた
めに、パターン発生器１１２はパターンデータビット
（基準パターン）をＲＷＤを介してメモリアレイへ、お
よびコンパレータ１１０へ供給する。基準パターンは、
先行の書き込み動作によりコンパレータ１１０のメモリ
１１１内に格納されているか、オンチップパターン発生
器により発生される。基準パターンデータはアレイデー
タと共に、コンパレータ１１０に入力されて比較され
る。出力圧縮入力は、コンパレータ１１０から伝送すべ
きデータ結果に対する圧縮モードをセットする。出力圧
縮入力は、メモリチップ１００をテストする動作に対す
るテストモードを選択することによりセットされる。こ
うすると、圧縮モードをセットするためのＩ／Ｏピンは
必要ない。ストローブ入力もコンパレータ１１０に対し
て供給される。ストローブは、コンパレータ１１０が比
較するために、アレイと基準データとの間の同期をと
る。外部テスタとテストすべきチップとの間のインタフ
ェース、例えばシリアルインタフェースは、各メモリチ
ップ１００をテストするのに必要なコミュニケーション
チャネル数を２チャネルに削減する。すなわち、ストロ
ーブおよび結果である。結果出力は１ビットを含み、こ
の１ビットは選択されたモードに依存して合否クライテ
リアまたは付加的な情報を表す。
【００１６】図３に、本発明によるコンパレータ１１０
をより詳細に示す。コンパレータ段１２０は、複数の論
理コンパレータ１２２を有する。各コンパレータ１２２
は排他的ＯＲ（ＸＯＲ）ゲートまたは排他的ＮＯＲ（Ｘ
ＮＯＲ）ゲートを含む。各コンパレータ１２２は基準デ
ータパス（パターン発生器、有利にはオンチップパター
ン発生器）およびアレイデータパス（例えばＲＷＤから
の）からの入力を受け取る。入力はコンパレータ段１２
０で比較される。
をより詳細に示す。コンパレータ段１２０は、複数の論
理コンパレータ１２２を有する。各コンパレータ１２２
は排他的ＯＲ（ＸＯＲ）ゲートまたは排他的ＮＯＲ（Ｘ
ＮＯＲ）ゲートを含む。各コンパレータ１２２は基準デ
ータパス（パターン発生器、有利にはオンチップパター
ン発生器）およびアレイデータパス（例えばＲＷＤから
の）からの入力を受け取る。入力はコンパレータ段１２
０で比較される。
【００１７】同期段１３０は、アレイからのデータと
（パターン発生器からの）基準データとの同期をとる。
アレイデータと基準データとは既に同期しているかもし
れないため、同期段１３０はオプションである。同期段
は複数のスイッチ１３２を備え、このスイッチは有利に
は、ゲート信号によりイネーブルにされるトランジスタ
を備える。ゲート信号はオンチップ制御論理回路１３４
により、または外部テスタによりＩ／Ｏピンを介して供
給される。
（パターン発生器からの）基準データとの同期をとる。
アレイデータと基準データとは既に同期しているかもし
れないため、同期段１３０はオプションである。同期段
は複数のスイッチ１３２を備え、このスイッチは有利に
は、ゲート信号によりイネーブルにされるトランジスタ
を備える。ゲート信号はオンチップ制御論理回路１３４
により、または外部テスタによりＩ／Ｏピンを介して供
給される。
【００１８】マルチプレクサ段１４０もまた設けられ
る。マルチプレクサ段１４０は有利には、冗長度コンパ
チブルデータ圧縮方式を可能にするために用いられる。
これは以下で、より詳細に説明する。
る。マルチプレクサ段１４０は有利には、冗長度コンパ
チブルデータ圧縮方式を可能にするために用いられる。
これは以下で、より詳細に説明する。
【００１９】コンパレータ１２２の出力は比較結果を含
む。比較結果は、ラッチ段１５０に備えられたラッチ１
５２の状態を定める。ラッチ１５２は、各比較サイクル
が始まる前にリセットされるか、初期化される。比較サ
イクルは１回のテストまたは一組のテストを含み、この
テストは、各チップ上の１つ以上のメモリセルまたは各
チップ上のすべてのセルを、データパターンに対してテ
スト（比較）する。１つのメモリセルまたは何組かのメ
モリセルをテストすることができ、テスト結果は選択さ
れた圧縮率により圧縮されるが、ビットはラッチ１５２
に出力されて１つのメモリセル、一組のメモリセルまた
はチップ上のすべてのメモリセルを表し、これは圧縮率
に基づいて決められる。これにより比較結果が得られ
る。ラッチは有利にはリセット信号を使用してリセット
され、リセット信号はオンチップ制御論理回路１３４ま
たは外部テスタによりＩ／Ｏピンを介して、比較サイク
ルに先行して供給される。基準データとアレイデータと
の比較が「良好である」限り、すなわちデータが整合す
るならば、ラッチ１５２は同じ初期状態を保つ。基準デ
ータとアレイデータとの比較が「不良である」、すなわ
ちデータが整合しないならば、ラッチ１５２は初期状態
から状態を変える。各ラッチ１５２は個別に機能し、コ
ンパレータ１２２からの比較結果に基づいて独立に状態
を変える。「不良である」結果だけが各ラッチ１５２の
状態を変える。本発明のこの特徴により、データ圧縮を
柔軟に行うことができる。これは以下で、より詳細に述
べる。
む。比較結果は、ラッチ段１５０に備えられたラッチ１
５２の状態を定める。ラッチ１５２は、各比較サイクル
が始まる前にリセットされるか、初期化される。比較サ
イクルは１回のテストまたは一組のテストを含み、この
テストは、各チップ上の１つ以上のメモリセルまたは各
チップ上のすべてのセルを、データパターンに対してテ
スト（比較）する。１つのメモリセルまたは何組かのメ
モリセルをテストすることができ、テスト結果は選択さ
れた圧縮率により圧縮されるが、ビットはラッチ１５２
に出力されて１つのメモリセル、一組のメモリセルまた
はチップ上のすべてのメモリセルを表し、これは圧縮率
に基づいて決められる。これにより比較結果が得られ
る。ラッチは有利にはリセット信号を使用してリセット
され、リセット信号はオンチップ制御論理回路１３４ま
たは外部テスタによりＩ／Ｏピンを介して、比較サイク
ルに先行して供給される。基準データとアレイデータと
の比較が「良好である」限り、すなわちデータが整合す
るならば、ラッチ１５２は同じ初期状態を保つ。基準デ
ータとアレイデータとの比較が「不良である」、すなわ
ちデータが整合しないならば、ラッチ１５２は初期状態
から状態を変える。各ラッチ１５２は個別に機能し、コ
ンパレータ１２２からの比較結果に基づいて独立に状態
を変える。「不良である」結果だけが各ラッチ１５２の
状態を変える。本発明のこの特徴により、データ圧縮を
柔軟に行うことができる。これは以下で、より詳細に述
べる。
【００２０】レジスタ段１６０は有利にはシフトレジス
タ１６２を有する。すべてのラッチ１５２はシフトレジ
スタ１６２に接続されている。シフトレジスタ１６２
は、コンパレータ１２２により供給された比較結果を、
並列から直列へ変換する。実施例では、テストされてい
るメモリアレイに対して合否結果が必要である場合だ
け、比較結果は１ビットに圧縮される。スイッチ１６４
は、テスト結果として使用される出力またはデータ圧縮
形式を選択する手段を提供するために設けられている。
第１形式のデータ圧縮では、シフトレジスタ１６２内の
データは加算器１６６により加算され、１ビット、例え
ば０または１として出力される。シフトレジスタ１６２
は、入力されるＳＲクロック信号により同期される。実
施例では、ゼロ和は合格したテスト結果であるのに対し
て、非ゼロ和は不合格のテスト結果である。第２形式の
データ圧縮では、シフトレジスタ１６２内の値が直接出
力されて、より詳細なテスト情報を供給する。スイッチ
１６４はユーザが選択したモードによりアクティブにな
り、選択されたモードに従って出力圧縮信号を供給す
る。
タ１６２を有する。すべてのラッチ１５２はシフトレジ
スタ１６２に接続されている。シフトレジスタ１６２
は、コンパレータ１２２により供給された比較結果を、
並列から直列へ変換する。実施例では、テストされてい
るメモリアレイに対して合否結果が必要である場合だ
け、比較結果は１ビットに圧縮される。スイッチ１６４
は、テスト結果として使用される出力またはデータ圧縮
形式を選択する手段を提供するために設けられている。
第１形式のデータ圧縮では、シフトレジスタ１６２内の
データは加算器１６６により加算され、１ビット、例え
ば０または１として出力される。シフトレジスタ１６２
は、入力されるＳＲクロック信号により同期される。実
施例では、ゼロ和は合格したテスト結果であるのに対し
て、非ゼロ和は不合格のテスト結果である。第２形式の
データ圧縮では、シフトレジスタ１６２内の値が直接出
力されて、より詳細なテスト情報を供給する。スイッチ
１６４はユーザが選択したモードによりアクティブにな
り、選択されたモードに従って出力圧縮信号を供給す
る。
【００２１】図４および図５にメモリアレイ１７０を概
略的に示す。メモリアレイ１７０は、ＲＷＤを駆動する
２次的なセンスアンプＳＳＡを備えている。オンチップ
データコンパレータ１１０（図３）は有利には、アドレ
シング方式に基づいた非常に柔軟なデータ圧縮を可能に
する。メモリアレイ動作に対しては、例えばデータの読
み出しおよび書き込みに対しては、ワード線ＷＬおよび
カラム選択線ＣＳＬがアクティブになる。ＣＳＬおよび
ＷＬがアクティブになることにより４つのメモリセルａ
１〜ａ４、すなわち一組のメモリセルにアクセスでき
る。従ってそれらのメモリセルは相互に独立ではない。
セルａ１〜ａ４の１つがアドレスされるたびに、４つの
セルすべてがアクセスされる。これは冗長メモリアレイ
エレメントについても同様である。冗長エレメント、例
えばワード線およびカラム選択線もまた、冗長メモリア
レイ（図示せず）内の４つのメモリセルにアクセスす
る。どのセル（ａ１〜ａ４）に欠陥があるかに関わら
ず、冗長エレメントが必要である場合は、４つのセルす
べてが置換される。セルａ１〜ａ４の比較結果を圧縮す
るのは、冗長度コンパチブルデータ圧縮である。
略的に示す。メモリアレイ１７０は、ＲＷＤを駆動する
２次的なセンスアンプＳＳＡを備えている。オンチップ
データコンパレータ１１０（図３）は有利には、アドレ
シング方式に基づいた非常に柔軟なデータ圧縮を可能に
する。メモリアレイ動作に対しては、例えばデータの読
み出しおよび書き込みに対しては、ワード線ＷＬおよび
カラム選択線ＣＳＬがアクティブになる。ＣＳＬおよび
ＷＬがアクティブになることにより４つのメモリセルａ
１〜ａ４、すなわち一組のメモリセルにアクセスでき
る。従ってそれらのメモリセルは相互に独立ではない。
セルａ１〜ａ４の１つがアドレスされるたびに、４つの
セルすべてがアクセスされる。これは冗長メモリアレイ
エレメントについても同様である。冗長エレメント、例
えばワード線およびカラム選択線もまた、冗長メモリア
レイ（図示せず）内の４つのメモリセルにアクセスす
る。どのセル（ａ１〜ａ４）に欠陥があるかに関わら
ず、冗長エレメントが必要である場合は、４つのセルす
べてが置換される。セルａ１〜ａ４の比較結果を圧縮す
るのは、冗長度コンパチブルデータ圧縮である。
【００２２】データ圧縮はラッチ１５２により制御され
る。外部メモリテスタ、またはオンチップ論理回路から
のリセット信号が、上記のようにラッチを再初期化する
まで、すべての比較結果はラッチ１５２に蓄積される。
本発明は有利には、ラッチ状態を有用して、メモリアレ
イのいずれかのエレメント内の欠陥を識別する。例えば
完全なワード線、カラム選択線、メモリバンクまたはア
レイのその他任意の部分の欠陥をチェックするために、
アドレッシング方式およびデータパターンが実現され
る。冗長度コンパチブルデータ圧縮に対しては一組のメ
モリ素子を、コンパレータ１２２を使用してテストす
る。このメモリ素子の比較結果はマルチプレクサ１４０
により多重化されて、複数のビットを１つの比較結果に
圧縮するが、前記メモリ素子は、この素子を置換するた
めに使用される冗長部の置換サイズにコンパチブルであ
る。言い換えると、一組のメモリ素子の１つでも不良で
あるならば、その組全体を不良であると見なし、それに
よりテスト結果のデータ出力を顕著に圧縮する。
る。外部メモリテスタ、またはオンチップ論理回路から
のリセット信号が、上記のようにラッチを再初期化する
まで、すべての比較結果はラッチ１５２に蓄積される。
本発明は有利には、ラッチ状態を有用して、メモリアレ
イのいずれかのエレメント内の欠陥を識別する。例えば
完全なワード線、カラム選択線、メモリバンクまたはア
レイのその他任意の部分の欠陥をチェックするために、
アドレッシング方式およびデータパターンが実現され
る。冗長度コンパチブルデータ圧縮に対しては一組のメ
モリ素子を、コンパレータ１２２を使用してテストす
る。このメモリ素子の比較結果はマルチプレクサ１４０
により多重化されて、複数のビットを１つの比較結果に
圧縮するが、前記メモリ素子は、この素子を置換するた
めに使用される冗長部の置換サイズにコンパチブルであ
る。言い換えると、一組のメモリ素子の１つでも不良で
あるならば、その組全体を不良であると見なし、それに
よりテスト結果のデータ出力を顕著に圧縮する。
【００２３】さらに、本発明によりオンチップコンパレ
ータを組み込むことにより、通常アレイデータと基準デ
ータを比較するために使用されるチャネルが使用できる
ようになる。例えば、典型的なセットアップ（図１参
照）ではチップ１つにつき約３１のチャネルが使用可能
である。つまりテスタは７つ以上のチップを並列にテス
トできるようになり、それによりメモリチップの受け入
れ検査に対するスループットが向上する。オンチップパ
ターン発生器を用いると、さらなる性能の向上が実現さ
れるであろう。
ータを組み込むことにより、通常アレイデータと基準デ
ータを比較するために使用されるチャネルが使用できる
ようになる。例えば、典型的なセットアップ（図１参
照）ではチップ１つにつき約３１のチャネルが使用可能
である。つまりテスタは７つ以上のチップを並列にテス
トできるようになり、それによりメモリチップの受け入
れ検査に対するスループットが向上する。オンチップパ
ターン発生器を用いると、さらなる性能の向上が実現さ
れるであろう。
【００２４】可変データおよび比較結果圧縮を有するオ
ンチップデータコンパレータに対する有利な実施例につ
いて説明したが（例示的なものであり限定するものでは
ない）、当業者ならば上述した教示の範囲内で変形およ
び変更が容易であることを言及しておく。従って、本発
明はここで示した特殊な例とは別に実施されることがあ
るが、それも本発明の本質と範囲を逸脱しないものであ
る。
ンチップデータコンパレータに対する有利な実施例につ
いて説明したが（例示的なものであり限定するものでは
ない）、当業者ならば上述した教示の範囲内で変形およ
び変更が容易であることを言及しておく。従って、本発
明はここで示した特殊な例とは別に実施されることがあ
るが、それも本発明の本質と範囲を逸脱しないものであ
る。
【図１】従来技術による、メモリチップテストセットア
ップを示す図である。
ップを示す図である。
【図２】本発明による、コンパレータが形成されたメモ
リデバイスのブロック回路図である。
リデバイスのブロック回路図である。
【図３】図２のコンパレータの、より詳細なブロック回
路図である。
路図である。
【図４】本発明による、冗長度コンパチブルデータ圧縮
に対するコンパレータを実現するために使用すべき素子
を示すメモリアレイの図である。
に対するコンパレータを実現するために使用すべき素子
を示すメモリアレイの図である。
【図５】図４の、詳細５図部分の分解組み立て図であ
る。
る。
１００ 半導体メモリデバイス １１０ コンパレータ １１２ パターン発生器 １１１ メモリ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 399035836 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 ゲルト フランコフスキー アメリカ合衆国 ニューヨーク ワッピン ガーズ フォールズ タウン ヴュー ド ライヴ 68
Claims (26)
- 【請求項１】 メモリアレイと、パターン発生器と、コ
ンパレータとを有する半導体メモリチップであって、 前記メモリアレイはテストすべきメモリ素子を備え、 前記パターン発生器は、前記メモリアレイに入力され、
かつ格納されるべき基準データを供給し、 前記コンパレータは、パターン発生器からの基準データ
と、メモリアレイからの格納データとを比較するために
前記メモリチップ上に形成され、さらに、 前記コンパレータは、論理回路と、複数のラッチと、レ
ジスタとを備え、 前記論理回路は、基準データとメモリアレイからの格納
データとを比較して比較結果を供給し、 該比較結果は、格納データが基準データに整合する場合
は整合状態、それ以外の場合は不整合状態を有し、 前記複数のラッチは、論理回路からの比較結果を受け取
り、 前記ラッチは整合状態に関連した第１状態を有し、論理
回路から不整合状態を受け取ると第１状態は第２状態に
変わり、 前記レジスタはラッチの第１状態および第２状態を格納
および出力して、テスト結果を与える、ことを特徴とす
る半導体メモリチップ。 - 【請求項２】 前記論理回路は、排他的ＯＲゲートまた
は排他的ＮＯＲゲートの１つを含み、前記ゲートは基準
データおよびメモリアレイからの格納データ用の入力側
を備える、請求項１記載の半導体メモリチップ。 - 【請求項３】 論理回路から出力された比較結果を同期
するための同期段をさらに有する、請求項１記載の半導
体メモリチップ。 - 【請求項４】 論理回路からの比較結果を受け取り、比
較結果を圧縮して冗長度コンパチブルデータ圧縮を供給
するマルチプレクサをさらに有する、請求項１記載の半
導体メモリチップ。 - 【請求項５】 冗長度コンパチブルデータ圧縮は、ワー
ド線、カラム選択線またはメモリバンクの１つをテスト
するために用いられる、請求項４記載の半導体メモリチ
ップ。 - 【請求項６】 比較サイクルが始まる前に、ラッチを第
１状態にリセットするオンチップ論理回路をさらに有す
る、請求項１記載の半導体メモリチップ。 - 【請求項７】 比較サイクルが始まる前に、ラッチを第
１状態にリセットするオフチップ外部制御デバイスをさ
らに有する、請求項１記載の半導体メモリチップ。 - 【請求項８】 前記レジスタはシフトレジスタを含み、
テスト結果は１ビットに圧縮される、請求項１記載の半
導体メモリチップ。 - 【請求項９】 前記レジスタはシフトレジスタを含み、
テスト結果は逐次伝送される、請求項１記載の半導体メ
モリチップ。 - 【請求項１０】 前記コンパレータは読み取り／書き込
みデータ線に接続されており、メモリアレイからの格納
データを得る、請求項１記載の半導体メモリチップ。 - 【請求項１１】 メモリアレイと、パターン発生器と、
コンパレータとを有する半導体メモリチップであって、 前記メモリアレイはテストすべきメモリ素子と、不良メ
モリ素子を置換するための冗長部とを備え、該冗長部は
それぞれ一組の素子を備え、 前記パターン発生器は、前記メモリアレイに入力され、
かつ格納されるべき基準データを供給し、 前記コンパレータは、パターン発生器からの基準データ
と、メモリアレイからの格納データとを比較するために
前記メモリチップ上に形成され、さらに、 前記コンパレータは、論理回路と、マルチプレクサ段
と、複数のラッチと、レジスタとを備え、 前記論理回路は、基準データとメモリアレイからの格納
データとを比較して比較結果を供給し、 該比較結果は、格納データが基準データに整合する場合
は整合状態、それ以外の場合は不整合状態を有し、 前記マルチプレクサ段は比較結果を受け取り、比較結果
を圧縮して冗長度コンパチブルデータ圧縮を供給して、
不整合状態が一組の素子のどの素子に関連していても、
前記一組の素子と同じサイズの冗長部による置換が行わ
れるようにし、 前記複数のラッチは、マルチプレクサ段からの比較結果
を受け取り、 前記ラッチは整合状態に関連した第１状態を有し、論理
回路から不整合状態を受け取ると第１状態は第２状態に
変わり、 前記レジスタはラッチの第１状態および第２状態を格納
および出力して、テスト結果を与える、ことを特徴とす
る半導体メモリチップ。 - 【請求項１２】 前記論理回路は、排他的ＯＲゲートま
たは排他的ＮＯＲゲートの１つを含み、前記ゲートは基
準データおよびメモリアレイからの格納データ用の入力
側を備える、請求項１１記載の半導体メモリチップ。 - 【請求項１３】 論理回路から出力された比較結果を同
期するための同期段をさらに有する、請求項１１記載の
半導体メモリチップ。 - 【請求項１４】 冗長度コンパチブルデータ圧縮は、ワ
ード線、カラム選択線またはメモリバンクの１つをテス
トするために用いられる、請求項１１記載の半導体メモ
リチップ。 - 【請求項１５】 比較サイクルが始まる前に、ラッチを
第１状態にリセットするオンチップ論理回路をさらに有
する、請求項１１記載の半導体メモリチップ。 - 【請求項１６】 比較サイクルが始まる前に、ラッチを
第１状態にリセットするオフチップ外部制御デバイスを
さらに有する、請求項１１記載の半導体メモリチップ。 - 【請求項１７】 前記レジスタはシフトレジスタを含
み、テスト結果は１ビットに圧縮される、請求項１１記
載の半導体メモリチップ。 - 【請求項１８】 前記レジスタはシフトレジスタを含
み、テスト結果は逐次伝送される、請求項１１記載の半
導体メモリチップ。 - 【請求項１９】 前記コンパレータは読み取り／書き込
みデータ線に接続されており、メモリアレイからの格納
データを得る、請求項１１記載の半導体メモリチップ。 - 【請求項２０】 メモリアレイと、パターン発生器と、
コンパレータとを有するＤＲＡＭメモリチップであっ
て、 前記メモリアレイはテストすべきメモリ素子と、不良メ
モリ素子を置換するための冗長部とを備え、該冗長部は
それぞれ一組の素子を備え、 前記パターン発生器は、前記メモリアレイに入力され、
かつ格納されるべき基準データを供給し、 前記コンパレータは、パターン発生器からの基準データ
と、メモリアレイからの格納データとを比較するために
前記メモリチップ上に形成され、 前記コンパレータはメモリアレイの読み取り／書き込み
データ線に接続されており、メモリアレイから格納デー
タを読み出し、さらに、 前記コンパレータは、論理回路と、同期段と、マルチプ
レクサ段と、複数のラッチと、シフトレジスタとを備
え、 前記論理回路は、基準データとメモリアレイからの格納
データとを比較して比較結果を供給し、 該比較結果は、格納データが基準データに整合する場合
は整合状態、それ以外の場合は不整合状態を有し、 前記同期段は、論理回路から出力された比較結果を同期
し、 前記マルチプレクサ段は、各メモリ素子に関連した比較
結果を受け取り、各メモリ素子に対する比較結果を圧縮
して冗長度コンパチブルデータ圧縮を供給して、不整合
状態が一組の素子のどの素子に関連していても、前記一
組の素子と同じサイズの冗長部による置換が行われるよ
うにし、 前記複数のラッチは、マルチプレクサ段からの比較結果
を受け取り、 前記ラッチは整合状態に関連した第１状態を有し、論理
回路から不整合状態を受け取ると第１状態は第２状態に
変わり、 前記シフトレジスタはラッチの第１状態および第２状態
を格納および出力して、テスト結果を与える、ことを特
徴とするＤＲＡＭメモリチップ。 - 【請求項２１】 前記論理回路は、排他的ＯＲゲートま
たは排他的ＮＯＲゲートの１つを含み、前記ゲートは基
準データおよびメモリアレイからの格納データ用の入力
側を備える、請求項２０記載のＤＲＡＭメモリチップ。 - 【請求項２２】 冗長度コンパチブルデータ圧縮は、ワ
ード線、カラム選択線またはメモリバンクの１つをテス
トするために用いられる、請求項２０記載のＤＲＡＭメ
モリチップ。 - 【請求項２３】 比較サイクルが始まる前に、ラッチを
第１状態にリセットするオンチップ論理回路をさらに有
する、請求項２０記載のＤＲＡＭメモリチップ。 - 【請求項２４】 比較サイクルが始まる前に、ラッチを
第１状態にリセットするオフチップ外部制御デバイスを
さらに有する、請求項２０記載のＤＲＡＭメモリチッ
プ。 - 【請求項２５】 テスト結果は１ビットに圧縮される、
請求項２０記載のＤＲＡＭメモリチップ。 - 【請求項２６】 テスト結果は逐次伝送される、請求項
２０記載の半導体メモリチップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/313016 | 1999-05-17 | ||
| US09/313,016 US6357027B1 (en) | 1999-05-17 | 1999-05-17 | On chip data comparator with variable data and compare result compression |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001006394A true JP2001006394A (ja) | 2001-01-12 |
Family
ID=23214023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145244A Pending JP2001006394A (ja) | 1999-05-17 | 2000-05-17 | 半導体メモリチップおよびｄｒａｍメモリチップ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6357027B1 (ja) |
| EP (1) | EP1061526B1 (ja) |
| JP (1) | JP2001006394A (ja) |
| KR (1) | KR20010014921A (ja) |
| CN (1) | CN1174426C (ja) |
| DE (1) | DE60040035D1 (ja) |
| TW (1) | TW466499B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007058450A (ja) * | 2005-08-23 | 2007-03-08 | Freescale Semiconductor Inc | 半導体集積回路 |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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