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Die
Erfindung betrifft ein Verfahren zur Analyse eines Halbleiterspeichers
wobei in einem Halbleiterspeicher eine Testanordnung zum Prüfen der
Integrität
der im Halbleiterspeicher enthaltenen Daten angeordnet ist, welche
in einer ersten Betriebsart betrieben wird. Dabei wird die Testanordnung
zuerst aktiviert. Ist die Testanordnung aktiviert, wird eine Soll-Bitfolge
in einem Soll-Datenregister erzeugt. Anschließend wird diese Soll-Bitfolge
in den Halbleiterspeicher geschrieben, wobei jedes Bit aus dem Soll-Datenregister
eine Speicherzelle des Halbleiterspeichers belegt. Nach dem Schreibvorgang
werden die im Halbleiterspeicher enthaltenen Daten ausgegeben und
mit der Soll-Bitfolge aus dem Soll-Datenregister verglichen. Die aus dem
Vergleich resultierende Vergleichs-Bitfolge wird einer Kompression
unterzogen, welche die Vergleichsbitfolge auf ein Block-Prüfbit reduziert.
Abschließend
wird das Block-Prüfbit
ausgegeben.
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Die
Erfindung betrifft außerdem
eine Testanordnung in einem Halbleiterspeicher, wobei ein Halbleiterspeicher
eine integrierte Testanordnung enthält, welche aus einem Soll-Datenregister mit
einem Eingang und einem Ausgang besteht. Das Soll-Datenregister
ist mit dem Eingang einer Vergleichsanordnung verbunden, welche
einen Eingang und einen Ausgang aufweist. Die Vergleichsanordnung
ist über
ihren Ausgang mit einer Kompressionsanordnung verbunden, welche
auch einen Eingang, sowie einen Ausgang aufweist, der mit einem
Prüfbit-Ausgang
verbunden ist.
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In
der Produktion von Halbleiterbauelementen ist es üblich, Teststrukturen
in den Halbleiter zu implementieren, um eine Qualitätssicherung
während
der Produktion zu ermöglichen.
Diese integrierten Testverfahren sind stark auf Geschwindigkeit
und Effektivität
optimiert. In der Speicherherstellung ist ein solches Testverfahren
unter dem Namen „Advanced
Compression Testmode (ACTM)" bekannt.
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Das
ACTM Testverfahren basiert auf Kompression und ermöglicht das
parallele Testen von mehreren Speicherzellen.
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Zu
diesem Zweck werden Speicherzellen in Blöcken von üblicherweise 64-Bit parallel
getestet. Dazu werden Daten in ein Soll-Datenregister geschrieben
und anschließend
in einen Block von Speicherzellen kopiert. Die Daten aus jeder Speicherzelle
des Halbleiterspeichers werden anschließend wieder ausgelesen und bitweise
mit den Daten im Soll-Datenregister verglichen. Stimmen die Inhalte
des Soll-Datenregisters mit dem der jeweiligen Speicherzelle überein,
gibt das ACTM-Verfahren
intern eine 1 zurück,
sind sie unterschiedlich eine 0.
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Dieser
Test wird für
alle Zellen eines Blocks durchgeführt. Anschließend durchläuft der
resultierende Block von Zellen-Prüfbits eine
Kompressionsanordnung, wobei alle Zellen-Prüfbits
eines Blockes zu einem Block-Prüfbit
komprimiert werden. Dies geschieht im ACTM Testverfahren über eine
ODER-Verknüpfung der gesamten
Zellen-Prüfbit-Folge
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Dieses
Verfahren ist für
die laufende Produktion äußerst sinnvoll,
das es die Anzahl der notwendigen Tester-Kanäle senkt und schneller als
ein Einzeltest abläuft,
was eine signifikante Kostenersparnis mit sich bringt.
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Problematisch
gestaltet sich allerdings die genaue Analyse des Halbleiterspeichers,
da zu diesem Zwecke die Prüfinfor mationen
jeder einzelnen Zelle eindeutig zugeordnet werden müssen. Durch
die Kompression gehen während
eines ACTM-Tests die Informationen verloren, in welcher Zelle genau
eine Dateninkonsistenz vorgelegen hat. Das mittels ACTM zu erreichende
Ergebnis bietet somit lediglich einen Funktionstest, liefert jedoch
für die
genaue Analyse des Halbleiterspeichers nur unzureichende Daten,
da eine Fehlerquelle immer nur einem ganzen Block von Speicherzellen
zugeordnet werden kann.
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Um
dieses Problem zu umgehen, war es bisher nach dem Stand der Technik
erforderlich, die genaue Analyse eines Halbleiterspeichers in einer
speziellen Analyseumgebung durchzuführen. Diese Analyse erfolgt mit
anderen Messmitteln und üblicherweise
an anderer Stelle. Diese Vorgehensweise bringt jedoch einen sehr hohen
Kostenaufwand und Fehleranfälligkeit
mit sich, da der Halbleiterspeicher nicht mehr in der gleichen Umgebung
und unter den gleichen Bedingungen gestestet werden kann, wie dies
in der Produktion geschieht. Dadurch können die Ergebnisse aus der
Produktion unter Umständen
nicht reproduziert werden.
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Der
Erfindung liegt deshalb die Aufgabe zu Grunde, ein Testverfahren
anzugeben, welches eine Analyse unter Produktionsbedingungen ermöglicht und
die dies bezüglichen
Nachteile des ACTM-Testverfahrens behebt.
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Die
der Erfindung zugrunde liegende Aufgabe wird durch ein Verfahren
zur Analyse eines Halbleiterspeichers und durch eine integrierte
Testanordnung dadurch gelöst,
dass eine zweite Betriebsart eingestellt wird, wobei dass auszugebende
Prüfbit
eindeutig einer einzelnen Speicherzelle zugeordnet werden kann und somit
ein Zell-Prüfbit,
statt ein Block-Prüfbit nach
dem Stand der Technik darstellt.
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Im
einfachsten erfindungsgemäßen Fall
wird die Vergleichs-Bitfolge
parallel auf ein Schieberegister übertragen, welches die Vergleichs-Bitfolge
seriell an die Kompressionslogik übergibt.
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Dies
hat den Effekt, dass die Kompressionslogik pro Takt lediglich ein
Bit erhält,
welches nicht mehr komprimierbar ist, dadurch stellt das resultierende
Prüfbit
dass genaue Testergebnis einer einzelnen Speicherzelle dar und wird
als Zellen-Prüfbit
ausgegeben.
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In
einer weiteren Variante des erfindungsgemäßen Verfahrens wird die Vergleichs-Bitfolge
parallel mittels einer Logikschaltung mit einer in einem Maskenregister
gespeicherten Masken-Bitfolge logisch verknüpft. Danach wird die resultierende
Bitfolge der Kompression unterzogen und als Zellen-Prüfbit ausgegeben.
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Diese
Verfahrensweise ermöglicht
ebenfalls ein bitweises Auslesen der Vergleichs-Bitfolge, wobei
das jeweils auszulesende Bit maskiert wird. Ein großer Vorteil
ergibt sich hierbei aus der Möglichkeit,
auch die gesamte Vergleichs-Bitfolge
zu maskieren und damit auf die Vorteile des ACTM-Testverfahrens nicht verzichten zu müssen.
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In
einer besonders günstigen
Ausgestaltung des erfindungsgemäßen Verfahrens
kann der Inhalt des Maskenregisters von einer externen Quelle eingeschrieben
werden.
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In
einer dritten Variante des erfindungsgemäßen Verfahrens wird die Vergleichs-Bitfolge
der Kompressionsanordnung, sowie einem Multiplexer parallel übergeben.
Beide resultierenden einzelnen Bits werden anschließend mittels
einer Logikoperation verknüpft
und als Zellen-Prüfbit
ausgegeben.
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Der
Multiplexer hat bei dieser Variante des erfindungsgemäßen Verfahrens
die Aufgabe, ein Bit aus der Vergleichs-Bitfolge auszuwählen. Dieses einzelne Bit wird
anschließend
durch eine Logikoperation mit dem Block-Prüfbit, in bekannter Art und
Weise aus der komprimierten Vergleichs-Bitfolge gebildet wird, verknüpft. Aus
dieser Verknüpfung
ergibt sich ein weiteres einzelnes Bit, welches dann als Zell-Prüfbit ausgegeben
wird und die Prüfinformationen
der durch den Multiplexer ausgewählten
Speicherzelle enthält.
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In
einer besonders günstigen
Ausgestaltung des erfindungsgemäßen Verfahrens
wird die Adresse des durch den Multiplexer auszuwählenden
Bits von einer externen Quelle eingeschrieben.
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Die
der Erfindung zugrunde liegende Aufgabe wird auch durch eine Testanordnung
gelöst,
wobei die Testanordnung in einen zusätzlichen Modus umschaltbar
ist, wobei ein Schieberegister mit einem Eingang und einem seriellen
Ausgang derart angeordnet ist, dass der Ausgang der Vergleichsanordnung
den Eingang des Schieberegisters und dessen serieller Ausgang den
Prüfbitausgang
darstellt.
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In
einer alternativen Anordnung wird die erfindungsgemäße Aufgabe
dadurch gelöst,
dass ein Maskierungsregister mit einem parallelen Ausgang angeordnet
ist, der über
eine Logikschaltung mit dem Ausgang der Vergleichsanordnung verbunden
ist. Der Ausgang der Logikschaltung ist dabei mit dem Eingang der
Kompressionsanordnung verbunden.
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In
einer besonders günstigen
Ausgestaltung des Maskierungsregisters, weist dieses einen externen Eingang
auf.
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In
einer dritten und letzten Ausführung
einer erfindungsgemäßen Anordnung
wird ein Multiplexer derart angeordnet, dass dessen Eingang zusammen
mit dem Eingang der Kompressionsanordnung am Ausgang der Vergleichsanordnung
angeordnet ist und dessen Ausgang zusammen mit dem Ausgang der Kompressionsanordnung über eine
Logikschaltung den Ausgang für
das Zellen-Prüfbit
darstellt.
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In
einer besonders günstigen
Ausgestaltung des Multiplexers, weist dieser einen externen Eingang auf.
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Die
Erfindung soll nachfolgend anhand von drei Ausführungsbeispielen näher erläutert werden.
In den zugehörigen
Zeichnungen zeigt
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1 das
stilisierte ACTM-Testverfahren nach dem Stand der Technik,
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2 das
erfindungsgemäße Verfahren
mittels Schieberegister, sowie die entsprechende erfindungsgemäße Anordnung,
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3 das
erfindungsgemäße Verfahren
mittels Maskierungsregister, sowie die entsprechende erfindungsgemäße Anordnung,
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4 das
erfindungsgemäße Verfahren
mittels Multiplexer, sowie die entsprechende erfindungsgemäße Anordnung.
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In 1 Ist
das herkömmliche
ACTM Testverfahren stilisiert, wobei die Anordnung ein Soll-Datenregister 1,
den Speicher 2, die Vergleichsanordnung 3, sowie
die Kompressionsanordnung 3 und den Prüfbitausgang 5 aufweist.
Die Zeichnung stilisiert die Blockbildung des ACTM-Testverfahrens
zu Zwecken der Übersichtlichkeit
mit nur 4-Bits, statt wie in der Praxis üblich mit oder mehr 64-Bits.
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Nachdem
im Soll-Datenregister 1 eine Bitfolge generiert wurde,
wird diese nun in den Speicher 2 geschrieben, beide Bitfolgen
werden anschließend
verglichen, anbei für
ein Beispiel von 4-Bit demonstriert.
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Die
aus dem Vergleich resultieren Vergleichs-Bitfolge wird nun der Kompressionsanordnung 3 übergeben,
eine Verknüpfung
der Elemente untereinander, ergibt das Block-Prüfbit.
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Beispiel a2.:
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In 2 ist
eine erfindungsgemäße Anordnung
zu erkennen, wobei ein Schieberegister 6 eingeführt wurde.
Diesem Schieberegister 6 wird die aus dem Vergleich in
der Vergleichsanordnung 3 resultierende Vergleichs-Bitfolge übergeben.
Diese wird anschließend
seriell an die Kompressionsanordnung 3 übergeben, diese benötigt jedoch
mehr als ein Argument um eine Kompression durchführen zu können. Da die Bits der Vergleichs-Bitfolge
jedoch einzeln an die Kompressionsanordnung 3 weitergegeben
werden, findet keine Kompression statt und es wird die Vergleichs-Bitfolge
unverändert
am Ausgang 5 als Folge von Zellen-Prüfbits ausgegeben.
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In 3 ist
eine alternative Anordnung zu sehen, wobei ein zusätzliches
Maskierungsregister und eine zusätzliche
Logik-Schaltung 8 zu
erkennen ist.
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Dabei
wird in dem Maskierungsregister 6 eine Bit-Maske erzeugt,
diese Bit-Maske wird über
eine Maskierungslogik 8 mit der Vergleichs-Bitfolge verknüpft. Dadurch
wird genau der Inhalt des Bits weitergeben, welche mit der Bit-Maske
maskiert wurde (siehe Beispiel b und c), und es ermöglicht die
Analyse des Halbleiterspeichers, da der Zugriff auf die Prüfinformationen
der einzelnen Zellen gewährleistet
ist.
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Eine
letzte mögliche
Art das erfindungsgemäße Verfahren
zu realisieren ist in 4 dargestellt. Dabei wird ein
Multiplexer 9 parallel zur Kompressionsanordnung 3 eingeführt. Dem
Multiplexer 9 wird parallel zur Kompressionsanordnung die
gesamte Vergleichs-Bitfolge übergeben.
Dabei wird in einem Multiplexer ein bestimmtes Bit „gefiltert" und an eine Ausgangs-Logik 10 übergeben,
welches das Bit mit dem Block-Prüfbit verknüpft (Beispiel
e).
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Beispiel e.:
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- 11110111 (Vergleichs-Bitfolge)
- 01234567 (Bitnummer)
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Block-Prüfbit (BP)
resultierend aus Vergleichs-Bitfolge = 0
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- MUX (3) OR BP = 1 OR 0 = 1 → Bit 3 = 1
- MUX(4) OR BP = 0 OR 0 = 0 → Bit
4 = 0 → Bit
4 Fehlerhaft
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Wie
in dem Beispiel deutlich gemacht, lässt das vom Multiplexer 9 weitergegebene
Bit der Vergleichs-Bitfolge eine eindeutige Zuordnung zu einer Zelle
zu.
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Der
besondere Vorteil der Lösung
mittels Maskenregister 6 oder Multiplexer 9, liegt
darin, das beide Testverfahren auch im Produktionstest anwendbar
sind, da beide Testverfahren auch einen konventionellen ACTM-Test
zulassen.
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- 1
- Soll-Datenregister
- 2
- Speicher
- 3
- Vergleichsanordnung
- 4
- Kompressionsanordnung
- 5
- Prüfbitausgang
- 6
- Schieberegister
- 7
- Maskierungsregister
- 8
- Maskierungslogik
- 9
- Multiplexer
- 10
- Ausgangs-Logik
