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Die
vorliegende Erfindung betrifft ein Verfahren zum Testen von zu testenden
Schaltungseinheiten in einer Testvorrichtung, und zwar allgemein
das Testen elektronischer Schaltungseinheiten (elektronischer Chips)
mit Hilfe von Testern, und insbesondere das individuelle Testen
einzelner elektronischer Chips wie beispielsweise Logikchips oder
Speicherchips, indem die einzelnen elektronischen Chips spezifisch
angesteuert werden, um Kommandos bzw. Kommandoblöcke bzw. Befehle an den betreffenden Chips
während
eines parallelen Testens abzusetzen.
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Die
EP 1 212 629 B1 offenbart
ein Verfahren zum parallelen Testen von zu testenden Schaltungseinheiten
in einer Testvorrichtung mittels einem wortweise zugeführten Bitstrom,
wobei jeweilige den Schaltungseinheiten vorgeschaltete Treiber selektiv durch
einen zusätzlichen
Steuerbitstrom aktivierbar sind.
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Die
DE 199 37 820 C2 offenbart
ein Verfahren zum Testen von zu testenden Schaltungseinheiten in
einer Testvorrichtung, wobei zum Testen von Speicherabschnitten
von Schaltungseinheiten Treibersignale umschaltbar an IC-Sockel
anlegbar sind.
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Die
zunehmende Integrationsdichte sowie die fortschreitende Komplexität von elektronischen Schaltungseinheiten
(elektronischen Chips) resultieren in gestiegenen Anforderungen
beim Testen dieser Schaltungseinheiten. Derzeit werden bis zu 256 elektronische
Chips gleichzeitig in eine Testeinrichtung (Tester) eingebracht
und maschinell getestet. Hierbei sind typischerweise 66 Anschlussstifte
(Pins) pro elektronischem Chip vorhanden.
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Spezifische
Pins werden mit Testsignalen bzw. Testsequenzen beaufschlagt und
ein von dem elektronischen Chip wiedergegebenes Ausgangssignal (Istsignal)
kann anschließend
im Tester mit einer vorgegebenen Testsequenz (Sollsignal) verglichen werden.
Auf diese Weise wird die Funktionsfähigkeit des Chips festgestellt.
Beim Auftreten von Fehlern in elektronischen Chips ist bei maschinellen
Testern zunehmend die Möglichkeit
vorgesehen, einen automatischen Reparaturmechanismus bereitzustellen.
Dieser automatische Reparaturmechanismus besteht beispielsweise
aus elektronischen Sicherungen ("E-fuse-self-repair") derart, dass beispielsweise
defekte Speicherzellen abgeschaltet und/oder überbrückt werden.
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Ein
derartiges, aufwendiges Beseitigen individueller Fehler geht einher
mit einem individuellen Ansprechen einzelner elektronischer Chips.
Ein individuelles Ansprechen einzelner elektronischer Chips steht
in nachteiliger Weise im Gegensatz zu einer Erhöhung einer Parallelität des Testens
und damit einer Verkürzung
der Testdauer.
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Eine
Verkürzung
der Testdauer geht direkt einher mit wirtschaftlichen Aspekten,
da für
die zu testenden Chips unterschiedliche Testläufe – beispielsweise bei unterschiedlichen
Temperaturen – bereitgestellt
werden müssen.
Weiterhin müssen
bei einem Testflow unterschiedliche Ströme und interne Spannungen individuell
erfasst werden.
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In
herkömmlicher
Weise wird die erforderliche separate Selektion von elektronischen
Chips zum Beispiel durch Schalten der Versorgungsspannungsquelle
für den
entsprechenden Chip bereitgestellt. Dies geschieht auf die Weise,
dass aus einer Gruppe von parallel zu testenden elektronischen Chips
(zu testenden Schaltungseinheiten), die damit vollständig oder
teilweise an die gleichen Testerkanäle angeschlossen sind, ein
elektronischer Chip selektiert wird, indem die Versorgungsspannung
aller anderen elektronischen Chips dieser Gruppe abgeschaltet wird.
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In
nachteiliger Weise ist dieses Konzept für zukünftige Testaufbauten nicht
geeignet, da auch eine Parallelität der Spannungsversorgung bereitgestellt
werden muss, d.h. zukünftige
Testaufbauten stellen Versorgungsspannungsquellen für mehrere elektronische
Chips bereit, so dass diese Art einer selektiven Adressierung nicht
durchführbar
ist.
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Wirtschaftlich
ist es problematisch, dass die Testkosten einen immer weiter steigenden
Anteil an den Produktionskosten einnehmen. Daher ist es erforderlich,
die Anzahl der gleichzeitig auf einem Testsystem testbaren elektronischen
Chips (elektronischen Bausteine) drastisch zu erhöhen, derart,
dass die Parallelität
des Testens zunimmt. Nach dem Stand der Technik wird ein von dem
Tester bzw. dem Testsystem erzeugtes Signal an mehrere unterschiedliche
zu testende elektronische Chips angelegt. Die herkömmlichen
Verfahren gestatten es in nachteiliger Weise aber nicht mehr, den
einzelnen zu testenden elektronischen Chip individuell anzusprechen.
Diese Tatsache verhindert die Erfüllung zukünftiger Anforderungen bei einem
E-fuse-self-repair von Speicherbausteinen oder bei einer individuellen Treiberkalibrierung
(OCD) der DDR-II (Double Data Rate, doppelte Datenrate) -Technologie,
bei welchen eine individuelle Adressierung von elektronischen Chips
bei gleichzeitig hochparalleler Messung zwingend erforderlich ist.
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Es
ist daher eine Aufgabe der vorliegenden Erfindung, ein Verfahren
zum Testen von zu testenden Schaltungseinheiten in einer Testvorrichtung
bereitzustellen, bei dem die Nachteile des Standes der Technik vermieden
werden und insbesondere die zu testenden elektronischen Schaltungseinheiten
individuell mit Testsequenzen beaufschlagbar sind.
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Diese
Aufgabe wird erfindungsgemäß durch das
Verfahren zum Testen von zu testenden Schaltungseinheiten in einer
Testvorrichtung gemäss
Anspruch 1.
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Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Ein
wesentlicher Gedanke der Erfindung besteht darin, den zu testenden
Schaltungseinheiten zugeordnete Identifikationsnummern auszunutzen, um
eine spezifische zu testende Schaltungseinheit mit Kommandofolgen
zu beaufschlagen, die die zum Test dieser spezifischen zu testenden
Schaltungseinheit erforderlichen Kommandoblöcke enthalten.
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Es
ist somit ein Vorteil der vorliegenden Erfindung, dass zu testende
Schaltungseinheiten in einer Testvorrichtung individuell ansprechbar
sind, ohne dass Schaltungseinheiten, welche nicht angesprochen werden
sollen, von einer Versorgungsspannung entfernt werden müssten.
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Ein
weiterer Vorteil besteht darin, dass individuelle Reparaturarbeiten
an einzelnen Chips, welche gemeinsam angeordnet und in die Testvorrichtung eingebracht
werden, durchführbar
sind. Vorteilhafterweise erfolgt eine Reparatur von zu testenden
Schaltungseinheiten beispielsweise mittels E-fuse-self-repair-Techniken.
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Weiterhin
ist es zweckmäßig, dass
sich vorgebbare Kommandoblöcke
auf spezifische zu testende Schaltungseinheiten anwenden lassen,
um individuelle Testabläufe
auszuführen.
Dabei bleibt der Vorteil einer hohen Parallelität bei einem maschinellen Testen
erhalten, da Kommandofolgen parallel an sämtliche zu testende Schaltungseinheiten
anlegbar sind. Lediglich die Entscheidung, welche Kommandofolge
für eine
spezifische zu testende Schaltungseinheit relevant ist, wird an
Hand einer spezifischender Identifikationsnummer, die der entsprechenden zu
testenden Schaltungseinheit zugeordnet ist, festgelegt.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der Erfindung werden die obigen Schritte
a) bis f) so lange wiederholt, bis sämtliche zu testenden Schaltungseinheiten
getestet sind.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung wird
in dem obigen Schritt e) die mindestens eine zu testende Schaltungseinheit
auf Fehler getestet. Hierbei werden Fehler in Speicherbausteinen
und anderen Einheiten untersucht.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die den zu testenden Schaltungseinheiten eingeprägten Identifikationsnummern
den zu testenden Schaltungseinheiten bei der Prozessierung auf Wafer-Ebene
eingeprägt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die den zu testenden Schaltungseinheiten eingeprägten Identifikationsnummern
den zu testenden Schaltungseinheiten bei der ersten Wafermessung
auf Wafer-Ebene eingeprägt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die den zu testenden Schaltungseinheiten eingeprägten Identifikationsnummern,
die den zu testenden Schaltungseinheiten bei der ersten Wafermessung
auf Wafer-Ebene eingeprägt
werden, mittels Laser-Fuses bereitgestellt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die den zu testenden Schaltungseinheiten eingeprägten Identifikationsnummern
den zu testen den Schaltungseinheiten als temporäre Identifikationsnummern vorübergehend
bereitgestellt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung werden
die den zu testenden Schaltungseinheiten eingeprägten Identifikationsnummern
als temporäre
Identifikationsnummern vor dem Testen eingeprägt, wenn die zu testenden Schaltungseinheiten
in die Testvorrichtung eingebracht und mit dieser kontaktiert werden.
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Ein
Ausführungsbeispiel
der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung
näher erläutert.
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In
der Zeichnung zeigt:
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1 ein
Blockbild des erfindungsgemäßen Verfahrens
zum Testen von zu testenden Schaltungseinheiten in einer Testvorrichtung,
wobei die zu testenden Schaltungseinheiten durch spezifische Kommandoblöcke einzeln
ansprechbar sind.
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Das
in 1 gezeigte Blockbild veranschaulicht, wie sämtliche
Komponenten einer Testvorrichtung 100 zum Testen von zu
testenden Schaltungseinheiten 105a, 105b, ... 105i,
... 105n. In diesem Ausführungsbeispiel sei angenommen,
dass die Gesamtzahl der gleichzeitig parallel zu testenden Schaltungseinheiten 105–105nn beträgt.
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Es
sei darauf hingewiesen, dass mit "i" ein Laufindex
bezeichnet wird, d.h. i = a, b, ... n. In dem in 1 gezeigten,
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung wird ein Testerdatenstrom 101 von
der Testvorrichtung über
eine Ausgabeeinrichtung (nicht gezeigt) der Testvorrichtung 100 bereitgestellt.
Dieser Testerdatenstrom 101 beinhaltet vorzugsweise unterschiedliche
Kommandoblöcke 102a, 102b, 102c,
... 102i, ... 102k. In diesem Ausführungsbeispiel
be trägt
die Anzahl der Kommandoblöcke
k, wobei k eine variable ganze Zahl ist. "i" stellt
wiederum einen Laufindex dar, d.h. i = a, b, c, ... i, ... k.
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Die
Zuordnung einzelner Kommandoblöcke 102a–102k zu
den einzelnen zu testenden Schaltungseinheiten 105a–105n wird über eindeutig
identifizierbare Identifikationsnummern 106a–106n durchgeführt, welche
den entsprechenden zu testenden Schaltungseinheiten 105a–105n zugeordnet sind.
In dem Testerdatenstrom 101 ist weiterhin ein Testmodus-Aktivierungsblock 103 enthalten.
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Der
Testmodus-Aktivierungsblock 103 sorgt dafür, dass
der durch die entsprechende Identifikationsnummer 106a–106n identifizierte
elektronische Baustein (elektronische Schaltungseinheit) 105a–105n aktiviert
wird. Nach der Abarbeitung des entsprechenden Kommandoblocks 102b wird
mit dem Testmodus-Deaktivierungsblock 104 der
Testmodus deaktiviert. Anschließend
sind wieder sämtliche
zu testenden Schaltungseinheiten 105a–105n aktiv. Das in 1 veranschaulichte
Blockbild zeigt, dass die zu testende Schaltungseinheit 105a den Kommandoblock 102b empfängt, während die
zu testende Schaltungseinheit 105b und folgende 105c–105n an
dieser Stelle den leeren Kommandoblock 108 empfangen.
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Somit
ist gewährleistet,
dass eine zu testende Schaltungseinheit nur dann mit einem Kommandoblock
beaufschlagt wird, wenn dieser für
die zu testende Schaltungseinheit bestimmt wird, d.h. zwischen dem
Aktivierungsschritt und dem Deaktivierungsschritt. Den einzelnen
zu testenden Schaltungseinheiten 105a–105n werden somit
die entsprechenden Kommandofolgen 107a–107n zugeführt, wie
in dem Blockbild der 1 rechts dargestellt.
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In
dem in 1 dargestellten Beispiel ist angenommen, dass
die Identifikationsnummer 106a der zu testenden Schaltungseinheit 105 mit
dem von der Testvorrichtung 100 ausgegebenen Testdatenstrom 101 übereinstimmt,
d.h. die zu testende Schaltungseinheit 105a ist zu aktivieren,
mit dem entsprechenden Kommandoblock 102b zu beaufschlagen
und anschließend
zu deaktivieren. Im Vergleich dazu wird die in dem Blockbild der 1 dargestellte
zu testende Schaltungseinheit 105b nicht aktiviert und
nicht mit einem Kommandoblock 102b beaufschlagt, d.h. die
Kommandofolge 107b, welche der zweiten zu testenden Schaltungseinheit 105b zugeführt wird, enthält an Stelle
des Kommandoblocks 102b einen leeren Kommandoblock 108.
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Die
Einprägung
der unterschiedlichen Identifikationsnummern 108a–108n in
die entsprechenden zu testenden Schaltungseinheiten 105a–105n kann nun
auf unterschiedliche Weise geschehen. Zunächst besteht die Möglichkeit,
dass jeder zu testenden Schaltungseinheit 105a–105n die
Identifikationsnummer 106a–106n – auch als
individuelle Kennnummer (ID) bzw. individuelle Identifikationsnummer bezeichnet – bereits
bei der Prozessierung des Wafers auf Wafer-Ebene eingeprägt werden.
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Weiterhin
ist es möglich,
dass eine bereits vorhandene Identifikationsnummer 106a–106n der zu
testenden Schaltungseinheit 105a–105n herangezogen
wird, wobei die Identifikationsnummer bei der ersten Wafermessung
nach der Herstellung des Chips (Laser-Fuse) eingeschrieben wurde.
In herkömmlicher
Weise ist ein Testmodus definiert, der das Auslesen der Identifikationsnummern
einzelner zu testender Schaltungseinheiten ermöglicht.
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Die
auf diese Weise bereitgestellten, individuellen Identifikationsnummern 106a–106n der
zu testenden Schaltungseinheiten 105a–105n ermöglichen
nunmehr ein individuelles Ansprechen der zu testenden Schaltungseinheiten 105a–105n derart, dass
nur eine aktivierte, zu testende Schaltungseinheit auf den gesendeten,
individuellen Testerdatenstrom 101 reagiert. Die übrigen zu
testenden Schaltungseinheiten, die bei dieser Testmodus-Sequenz nicht
aktiviert wurden, reagieren somit auch nicht auf Kommandoblöcke bzw.
Kommandofolgen, welche an der Schnittstelle der zu testenden Schaltungseinheit mit
der Testvorrichtung 100 vorhanden sind. Hierbei kann eine
globale Aktivierung bereitgestellt werden, welche einer Beendigung
sämtlicher
Testmodi entspricht, bei welcher sämtliche zu testende Schaltungseinheiten 105a–105n in
den normalen Betriebsmodus übergehen.
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Somit
wird eine hohe Parallelität
von Testläufen
erreicht. Testläufe
beziehen sich beispielsweise auf Untersuchungen bei unterschiedlichen
Temperaturen, beispielsweise werden Testläufe bei –10°C einerseits und bei +85°C andererseits
durchgeführt. Bei
einem sogenannten "Testflow" werden Ströme bzw.
interne Spannungen der einzelnen zu testenden Schaltungseinheiten 105a–105n einzeln
erfasst.
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Hierbei
ist es von entscheidender Bedeutung, dass beim Testen der zu testenden
Schaltungseinheiten eine hohe Parallelität erreicht wird, da eine hohe
Testdauer hohe Kosten verursacht und somit einen wirtschaftlichen
Nachteil mit sich bringt.
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Neben
einer Bereitstellung der hohen Test-Parallelität ist es jedoch erforderlich,
spezifische zu testende Schaltungseinheiten 105a–105n einzeln anzusprechen,
um beispielsweise eine einzelne Fehlerüberprüfung zu ermöglichen. Weiterhin ist es vorteilhaft,
dass detektierte Fehler dann auf einer einzelnen zu testenden Schaltungseinheit
beseitigt werden können
bzw. dass diese zu testende Schaltungseinheit 105a–105n einen
Reparaturprozess unterläuft.
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Der
wirtschaftliche Vorteil liegt unter anderem darin, dass eine Erhöhung der
Mess-Parallelität durch
ein gemeinsames Nutzen von Ressourcen wie Testerkanälen, Spannungsversorgungen
etc. ermöglicht
wird.
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Die
erwähnten
Identifikationsnummern 106a–106n können weiterhin
als temporäre
Identifikationsnummern 106a–106n bereitge stellt
werden, wenn statt einer permanenten Identifikationsnummer eine
temporäre
Nummerierung der zu testenden Schaltungseinheit zu dem Zeitpunkt
bereitgestellt wird, wenn die zu testenden Schaltungseinheiten 105a–105n in
die Testvorrichtung 100 eingebracht werden und mit dieser
kontaktiert werden. Somit kann die jeweilige Identifikationsnummer
z.B. in nicht-flüchtigen
Speicherzellen abgelegt werden, so dass ein individuelles Ansprechen
der einzelnen, zu testenden Schaltungseinheit 105a–105n ermöglicht wird.
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Der
grundlegende Vorteil des erfindungsgemäßen Verfahrens ergibt sich
dadurch, dass
- (i) eine Identifikationsnummer 106a–106n,
welche einer spezifischen zu testenden Schaltungseinheit 105a–105n zugeordnet
ist, erkannt wird,
- (ii) eine Aktivierung der entsprechenden, zu testenden Schaltungseinheit 105a–105n durchgeführt wird
(wake-up), und
- (iii) die entsprechende zu testende Schaltungseinheit 105a–105n nach
einem Abarbeiten des relevanten Kommandoblocks 102a–102k deaktiviert wird.
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Somit
ist es möglich,
eine hohe Parallelität beim
Testen von zu testenden Schaltungseinheiten in einer Testvorrichtung
bereitzustellen, während
es gleichzeitig möglich
ist, zur Fehleruntersuchung und/oder Fehlerbeseitigung spezifische,
zu testende Schaltungseinheiten 105a–105n einzeln anzusprechen.
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- 100
- Testvorrichtung
- 101
- Testerdatenstrom
- 102a,
102b, 102c, ...102i, ...102k
- Kommandoblöcke
- 103
- Testmodus-Aktivierungsblock
- 104
- Testmodus-Deaktivierungsblock
- 105a,
105b, ...105i, ...105n
- Zu
testende Schaltungseinheiten
- 106a,
106b, ...106i, ...106n
- Identifikationsnummern
- 107a,
107b, ...107i, ...107n
- Kommandofolgen
- 108
- Leerer
Kommandoblock