DE10146185A1 - Verfahren zum Betrieb eines Halbleiterspeichers und Halbleiterspeicher - Google Patents

Abstract

Bei einem Halbleiterspeicher wird ein zusätzlicher Testmode (bTMBIDC) eingeführt, bei dem eine Vielzahl von Wortleitungen (16, 17, 18) gleichzeitig von einem Wortleitungsdecoder (22) aktiviert werden. Im Anschluß an einen Potentialausgleich komplementärer Bitleitungen (14, 15) wird über einen Spannungsgenerator (31) an eine Ausgleichsschaltung (30) eine logische "0" oder eine logische "1" angelegt. Damit ist es möglich, das gesamte Speicherzellenfeld mit einem gleichen Datenwert oder streifenförmig mit abwechselnden Datenwerten vorzubesetzen. Testzeit wird dadurch gespart.

Description

• Die Erfindung betrifft ein Verfahren zum Betrieb eines Halbleiterspeichers, bei dem Datenwerte in die Speicherzellen des Halbleiterspeichers geschrieben werden. Außerdem betrifft die Erfindung einen Halbleiterspeicher, der geeignet ist, durch das Verfahren betrieben zu werden.
• Halbleiterspeicher, insbesondere Halbleiterspeicher mit dynamischen, einen Auswahltransistor und einen Speicherkondensator umfassenden Speicherzellen sind matrixartig aufgebaut. Sie umfassen in eine Richtung verlaufende Wortleitungen und quer dazu verlaufende Bitleitungen. Durch Aktivierung der Wortleitungen werden Speicherzellen aktiviert, über die Bitleitungen und daran angeschlossene Leseverstärker werden Datenwerte ein- und ausgelesen. Ein Wortleitungsdecoder wählt mindestens eine der Wortleitungen zur Aktivierung in Abhängigkeit von einer Wortleitungsadresse aus. Ein Bitleitungsdecoder wählt die auszulesende Bitleitung aus, so daß eine an einer Kreuzung von Wort- und Bitleitung angeordnete Speicherzelle individuell ansprechbar ist.
• Zum Testen des Halbleiterspeichers wird der Halbleiterspeicher mit ein vorgegebenes Testmuster repräsentierenden Datenwerten beschrieben. Anschließend werden die eingeschriebenen Daten wieder ausgelesen und vom Testsystem mit dem eingeschriebenen Wert verglichen. Wenn eine Abweichung festgestellt wird, liegt ein Funktionsfehler vor, beispielsweise innerhalb der Speicherzelle, der Wortleitung, der Bitleitung oder den entsprechenden Decodern oder gar an anderer Stelle. Um sämtliche Speicherzellen ausreichend gründlich nach verschiedenen Kriterien testen zu können, ist es erforderlich, das Speicherzellenfeld mehrfach zu beschreiben und auszulesen. Bei der Vielzahl von Speicherzellen in heutigen Halbleiterspeichern, beispielsweise sind heutzutage Halbleiterspeicher mit 256 Mbit dynamischen Speicherzellen verfügbar, nimmt alleine das Beschreiben und Auslesen der Speicherzellen eine nicht unerhebliche Zeit in Anspruch. Um die Testzeit zu verringern, besteht ein Bestreben, das Beschreiben der Speicherzellen mit vorgegebenen Datenwerten möglichst schnell durchzuführen.
• Halbleiterspeicher weisen heutzutage einen Burstmode auf. Dies bedeutet, daß nach Anlegen einer Startadresse automatisch eine durch die Burst-Länge vorgegebene Anzahl von Speicherzellen ausgelesen wird. Bei einem Zellenfeld mit n Wortleitungen und m Adressen zur Auswahl von Bitleitungen sind eine Anzahl von n.m/Burst-Länge Schreibzugriffen notwendig, um das Zellenfeld komplett zu beschreiben. Die Dauer zum Beschreiben des Halbleiterspeichers wird daher im wesentlichen durch die Speichergröße n.m bestimmt.
• Eine Aufgabe der Erfindung besteht darin, ein Verfahren zum Betreiben eines Halbleiterspeichers anzugeben, bei dem die Speicherzellen möglichst schnell beschreibbar sind. Eine weitere Aufgabe der Erfindung besteht darin, einen Halbleiterspeicher anzugeben, der zur Durchführung des Verfahrens besonders geeignet ist.
• Gemäß der Erfindung wird ein Verfahren vorgeschlagen zum Betrieb eines Halbleiterspeichers, wobei der Halbleiterspeicher umfaßt: ein Speicherzellenfeld mit Speicherzellen, um einen ersten oder einen zweiten logischen Wert zu speichern, mit Wortleitungen und Bitleitungen, wobei jede der Speicherzellen an eine der Wortleitungen und eine der Bitleitungen angeschlossen ist, einen Decoder zur gleichzeitigen Auswahl einer oder mehrerer der Wortleitungen, einen Spannungsgenerator, an den die Bitleitungen angeschlossen sind, um die Bitleitungen mit einem vorgegebenen Pegel zu beaufschlagen, und wobei das Verfahren die folgenden Schritte umfaßt: es wird ein Potentialausgleich von je zwei Bitleitungen durchgeführt, nach Abschluß des Potentialausgleichs werden die Bitleitungen auf einen den ersten oder den zweiten logischen Wert repräsentierenden Pegel gebracht, anschließend wird eine Vielzahl der Wortleitungen ausgewählt und die an die Bitleitungen angelegten Pegel werden in die an die ausgewählten Wortleitungen angeschlossenen Speicherzellen geschrieben.
• Ein Halbleiterspeicher gemäß der Erfindung umfaßt: ein Speicherzellenfeld mit Speicherzellen, um einen ersten oder einen zweiten logischen Wert zu speichern, mit Wortleitungen und Bitleitungen, wobei jede der Speicherzellen an eine der Wortleitungen und eine der Bitleitungen angeschlossen ist, einen Decoder zur gleichzeitigen Auswahl einer oder mehrerer der Wortleitungen, einen Spannungsgenerator, um die Bitleitungen mit einem vorgegebenen Pegel zu beaufschlagen, wobei der Spannungsgenerator ausgebildet ist, ausgangsseitig einen den ersten logischen Wert repräsentierenden Pegel, einen den zweiten logischen Wert repräsentierenden Pegel oder einen zwischen diesen Pegeln liegenden Ausgleichspegel zu erzeugen.
• Die Erfindung ist besonders dafür geeignet, das gesamte Speicherzellenfeld oder zumindest ausgewählte Teile des Speicherzellenfeldes mit einem konstanten logischen Wert, beispielsweise "0" oder "1" vorzubesetzen. Hierzu werden die Bitleitungen nach dem Anlegen der die Bitleitungen vorspannenden Ausgleichspegels VBLEQ über den gleichen Schaltungspfad entweder mit dem die logische "0" repräsentierenden Pegel oder mit dem die logische "1" repräsentierenden Pegel beaufschlagt. Die Wortleitungen sind aktiviert, so daß der Speicherkondensator mit den jeweiligen Bitleitungen verbunden ist. Die an die Bitleitungen angelegten Pegel werden sodann in die Speicherzellen eingeschrieben. Es können alle an den jeweiligen Wortleitungsdecoder angeschlossenen Wortleitungen aktiviert werden, so daß auf diese Weise das gesamte Speicherzellenfeld einschließlich aller Speicherzellen mit einer logischen "0" oder alternativ einer logischen "1" beschrieben wird. Da die Datenwerte nicht über den herkömmlichen Einlesepfad in die Speicherzellen geschrieben werden, sondern durch zusätzliche Schaltungsmaßnahmen, wird dieser Vorgang als physikalisches Einschreiben einer "0" oder "1" bezeichnet.
• Es kann auch nur ein Teil der an den Wortleitungsdecoder angeschlossenen Wortleitungen aktiviert werden, so daß die jeweiligen Datenwerte nur in jene Speicherzellen eingeschrieben werden, die an diesen Teil der Wortleitungen angeschlossen sind. Vorteilhafterweise können die Speicherzellen, die an diesen ersten Teil der Wortleitungen angeschlossen sind, mit beispielsweise "0" beschrieben werden, während demgegenüber die Speicherzellen, die an den anderen, komplementären Teil der Wortleitungen angeschlossen sind, mit dem entgegengesetzten Datenwert, beispielsweise "1", beschrieben werden. Zweckmäßigerweise werden die an eine der Wortleitungen angeschlossenen Speicherzellen mit einer logischen "0" beschrieben, während die an die unmittelbar benachbarte Wortleitung angeschlossenen Speicherzellen mit einer logischen "1" beschrieben werden. Dieses Prinzip wird fortgesetzt, so daß die Speicherzellen der wiederum unmittelbar benachbart angeordneten nächsten Wortleitung wieder mit einer logischen "0" beschrieben werden. Auf diese Weise läßt sich das Speicherzellenfeld streifenweise mit den Datenwerten "0" und "1" vorbesetzen. Betrachtet man das streifenförmige Einschreiben wie oben beschrieben, so befindet sich zwischen den Speicherzellen zweier Wortleitungen, die mit einem der Datenwerte vorbesetzt sind, die Speicherzellen einer weiteren Wortleitung, die mit dem komplementären Datenwert vorbesetzt sind.
• Beim herkömmlichen Einlesepfad werden Datenwerte an Leseverstärker bereitgestellt, die die Bitleitungen entsprechend aussteuern, so daß anschließend die Speicherzellen entsprechend beschrieben werden. Im Unterschied dazu wird bei der Erfindung nicht am Leseverstärker angesetzt. Der Leseverstärker wird sogar abgeschaltet, um die Bitleitung nicht zu beeinflussen. Vielmehr wird der Spannungsgenerator modifiziert, der bisher die Ausgleichsspannung VBLEQ, welche zwischen den eine logische "0" und eine logische "1" repräsentierenden Pegelwerten, insbesondere in deren Mitte liegt, bereitstellt. Dieser Spannungsgenerator wird dahingehend erweitert, daß er auch eine logische "0" sowie eine logische "1" liefern kann. Der Pegel für den logischen Wert "0" liegt bei Massepotential VSS. Der Pegel für den logischen Wert "1" liegt zwischen der positiven Versorgungsspannung und dem Ausgleichspegel VBLEQ und wird mit VBLH bezeichnet. Es gilt die Beziehung VBLH = 2.VBLEQ. Dadurch werden sämtliche Bitleitungen des Speicherzellenfeldes entweder mit einer logischen "0" oder einer logischen "1" vorbesetzt. Während dieser Vorbesetzungsphase bleiben die den Spannungsgenerator mit den Bitleitungen verbindenden Signalpfade leitend geschaltet. Die Leseverstärker sind demgegenüber abgeschaltet.
• Jeder der Leseverstärker ist mit einer nicht invertierten Bitleitung verbunden, in deren Speicherzellen die Datenwerte nicht invertiert gespeichert sind. Der gleiche Leseverstärker ist außerdem mit einer invertierten Bitleitung verbunden, in deren Speicherzellen die Datenwerte invertiert gespeichert werden. Beim herkömmlichen Schreiben von Daten sind daher die an eine invertierte und eine nicht invertierte Bitleitung angeschlossenen Speicherzellen gleichzeitig nicht mit gleichen Datenwerten beschreibbar. Durch die Erfindung hingegen läßt sich das gesamte Speicherzellenfeld in einem Schritt mit jeweils gleichen Datenwerten beschreiben.
• Die Erfindung eignet sich besonders dazu, auf einfache und schnelle Weise das Speicherzellenfeld mit vorgegebenen Datenwerten regelmäßig zu beschreiben. So kann das Speicherzellenfeld jeweils mit einem gleichen Datenwert vorbesetzt werden oder blockweise mit einem gleichen Datenwert oder es kann ein streifenartiges Muster von Werten "0" und "1" eingeschrieben werden. Dies ist besonders beim Funktionstest eines Halbleiterspeichers vorteilhaft. Die eingeschriebenen Datenwerte werden anschließend wieder ausgelesen und mit einem Sollwert, nämlich dem eingeschriebenen Datenwert, verglichen. Wenn eine Abweichung zwischen ausgelesenem Wert und Sollwert festgestellt wird, kann daraus geschlossen werden, daß ein Fehler an einer gegebenenfalls noch durch weitere modifizierte Tests zu lokalisierenden Stelle im Halbleiterspeicher vorliegt. Durch das schnelle Vorbesetzen des gesamten Speicherzellenfeldes wird Testzeit gespart. Insbesondere bei heutigen Speichergrößen von 256 Mbit-Speicherzellen oder mehr ist die gesparte Zeit gegenüber einem herkömmlichen Einlesen von Datenwerten erheblich. Dadurch kann der Halbleiterspeicher kostengünstiger hergestellt werden oder die gesparte Testzeit kann zu weiteren die Testabdeckung und Testsicherheit erhöhenden Testabläufen verwendet werden.
• Die Funktionsabläufe im Halbleiterspeicher werden von einer übergeordneten Steuerungseinrichtung gesteuert, einer sogenannten State-Machine oder einem Zustandsrechenwerk. Die Steuerungseinrichtung erzeugt nach Anlegen eines Steuerbefehls einen vorgegebenen Ablauf verschiedener Steuersignale, die sämtliche zur Ausführung der gewünschten Funktion erforderlichen Funktionseinheiten steuern. Beispielsweise wird der Halbleiterspeicher in einen geeigneten Testmodus versetzt. Die Steuerungseinrichtung ist nun so voreingestellt, daß beim Anlegen eines Aktivierungsbefehls für eine der Speicherbänke automatisch das Vorbesetzen aller Speicherzellen der Speicherbank erfolgt.
• Nachfolgend wird die Erfindung an Hand des in der Zeichnung dargestellten Ausführungsbeispiels im Detail erläutert. Es zeigen:
• Fig. 1 einen Ausschnitt aus einem Halbleiterspeicher mit dynamischen Speicherzellen und
• Fig. 2 ein Detailschaltbild einer zwischen zwei komplementären Bitleitungen angeschlossenen Ausgleichsschaltung.
• Der in Fig. 1 gezeigte Ausschnitt aus einem Halbleiterspeicher stellt nur in Zusammenhang mit der Erfindung relevante Funktionselemente dar. Es ist eine Speicherbank 1 dargestellt. Auf dem Chip des Halbleiterspeichers sind noch weitere vergleichbare Speicherbänke angeordnet. Eine Speicherbank ist abgesehen von den peripheren Schaltungen zur Zuführung von Daten- und Steuersignalen selbstständig betreibbar. Speicherbänke können zeitparallel Datenwerte verarbeiten. Ein einer Speicherbank zugeordneter Adreßdecoder kann nur Wort- und/oder Bitleitungen dieser einen Speicherbank auswählen.
• Die Speicherbank 1 umfaßt eine Vielzahl von in Zeilen und Spalten angeordnete Speicherzellen, vor denen die Speicherzellen 10, 11, 12, 13 dargestellt sind. Eine Speicherzelle, z. B. die Speicherzelle 10, umfaßt einen Auswahltransistor 101, sowie einen Speicherkondensator 102. Im Speicherkondensator 102 ist die einen logischen Wert "0" oder "1" repräsentierende Ladung gespeichert. Wenn der Auswahltransistor 101 über eine Wortleitung 16 aktiviert, d. h. leitend geschaltet wird, wird der Speicherkondensator 102 mit einer Bitleitung 14 verbunden, so daß die im Kondensator 102 gespeicherte Ladungsmenge auf die Bitleitung 14 abgegeben wird. Die Zeilen des dargestellten Halbleiterspeichers werden durch die an je eine Wortleitung angeschlossenen Speicherzellen gebildet. Spalten werden durch die an eine Bitleitung angeschlossenen Speicherzellen gebildet. Ein Zeilendecoder oder Wortleitungsdecoder 22 kann mindestens eine der Wortleitungen 16, 17, 18 in Abhängigkeit von einer Wortleitungsadresse ADRX aktivieren. Ein Bitleitungsdecoder 21 wählt eine der Bitleitungen 14, 15 in Abhängigkeit von einer Spaltenadresse ADRY aus. Beispielsweise die Speicherzelle 10 wird aktiviert, indem Wortleitung 16 und Bitleitung 14 über die Decoder 22 bzw. 21 ausgewählt werden.
• Beide Bitleitungen 14, 15 sind zueinander benachbart und sind an einen Leseverstärker 20 angeschlossen. Die Bitleitung 14 ist die nichtinvertierte Bitleitung, in der die Datenwerte in den Speicherzelle 10, 12 nicht invertiert gespeichert werden, die Bitleitung 15 ist die invertierte Bitleitung, in der die in den Speicherzellen 11, 13 gespeicherten Datenwerte invertiert gespeichert sind. Zum Auslesen oder zum Einschreiben eines Datenwertes in eine der Speicherzellen 10, . . ., 13 werden zuerst die Bitleitungen miteinander kurzgeschlossen und auf ein Ausgleichspotential VBLEQ gebracht, das in der Mitte eines eine logische "0" repräsentierenden Pegels VSS und eines eine logische "1" repräsentierenden Pegels VBLH liegt. Das Ausgleichspotential VBLEQ wird von einem Spannungsgenerator 31 bereitgestellt. In Fig. 2 ist die Ausgleichsschaltung 30, die zwischen die komplementären Bitleitungen 14, 15 geschaltet ist, im Detail nochmals dargestellt.
• Sämtliche Funktionsabläufe innerhalb des Halbleiterspeichers werden von einer Steuerungseinrichtung 40 gesteuert. Eingangsseitig werden an die Steuerungseinrichtung 40 Befehlssignale angelegt, ausgangsseitig werden eine Vielzahl von Steuersignalen erzeugt und auf dem Halbleiterchip verteilt, die die Funktionseinheiten zeitgerecht schalten.
• Insbesondere während des Funktionstests eines Halbleiterspeichers ist es wünschenswert, daß das gesamte Speicherzellenfeld 1 oder wesentliche zusammenhängende Teile daraus mit einem gleichen Datenwert, z. B. "0" oder "1", vorbesetzt werden. Hierzu wird nach dem Potentialausgleich zwischen komplementären Bitleitungen 14, 15 über die Ausgleichsschaltung 30 entweder der die logische "0" repräsentierende Pegel VSS oder der die logische "1" repräsentierende Pegel VBLH angelegt. Der den Ausgleichspegel VBLEQ bereitstellende Spannungsgenerator 31 empfängt außerdem die Pegel VSS und VBLH. Durch das Steuersignale EQ wird angezeigt, daß der Potentialausgleich stattfindet. Durch das Steuersignal CTRLL wird angezeigt, daß nunmehr anstelle des Ausgleichspegels VBLEQ der Pegel VSS für eine logische "0" an die Ausgleichsschaltung 30 weiterzuleiten ist. Die komplementären Bitleitungen 14, 15 werden nunmehr mit einer logischen "0" beaufschlagt. Dem Leseverstärker 20 wird ebenfalls das Steuersignal CTRLL zugeführt, so daß er de-aktiviert ist. Sämtliche anderen (nicht dargestellten) Bitleitungspaare des Speicherzellenfeldes 1 werden in gleicher Weise parallel angesteuert.
• Auch dem Wortleitungsdecoder 22 werden entsprechende Steuersignale zugeführt, um die Vorbesetzung des Speicherzellenfeldes 1 zu bewirken. Die Aktivierung des Steuersignals CTRLA zeigt dem Wortleitungsdecoder 22 an, daß nicht etwa eine ansonsten über die Wortleitungsadresse ADRX zu individualisierende Wortleitung zu aktivieren ist, sondern daß statt dessen sämtliche Wortleitungen 16, 17, 18 des Speicherzellenfeldes zu aktivieren sind. Die Speicherkondensatoren der Speicherzellen 10, . . ., 13 sind auf Grund der aktivierten Wortleitung 16, 17 mit den Bitleitungen 14, 15 verbunden, so daß der vom Spannungsgenerator 31 ausgegebene Pegel VSS parallel, zeitgleich in die Speicherkondensatoren der Speicherzellen eingeschrieben wird.
• Ein Steuersignal CTRLX zeigt dem Wortleitungsdecoder 22 an, daß nur eine Auswahl von Wortleitungen aktiviert werden soll. Beispielsweise wird in einer ersten Phase des Steuersignals CTRLX nur jede zweite der Wortleitungen aktiviert. Beispielsweise wird die Wortleitung 16 aktiviert, während die Wortleitung 17 inaktiv bleibt. In diesem Fall wird in einer ersten Phase nur in die Speicherzellen 10, 11 der Pegelwert VSS eingeschrieben. Anschließend in einer zweiten Phase wird die Wortleitung 16 de-aktiviert, die Wortleitung 17 wird aktiviert. Nunmehr wird der Spannungsgenerator 31 dahingehend umgeschaltet, daß der eine logische "1" repräsentierende Bitleitungs-High-Pegel VBLH an die Ausgleichsschaltung 30 und somit an die komplementären Bitleitungen 14, 15 weitergeleitet wird. Die nunmehr aktivierten Speicherzellen 12, 13 werden dementsprechend mit einer logischen "1" beschrieben. Auf diese Weise wird in Fortsetzung dieses Prinzips für alle anderen Wortleitungen erreicht, daß zeilenweise abwechselnd die Speicherzellen mit logisch "0" und logisch "1" beschrieben werden. Das Speicherzellenfeld kann daraufhin modifiziert getestet werden, um bestimmte Fehlertypen zu detektieren. Beim streifenförmigen Beschreiben des Speicherzellenfeldes 1 werden zweckmäßigerweise während der ersten Phase diejenigen Bitleitungen aktiviert, die bei fortlaufender Numerierung eine gerade Nummer erhalten. Anschließend werden die jeweils dazwischen liegenden ungeraden Wortleitungen aktiviert. Zwischen zwei geraden Wortleitungen liegt eine ungerade Wortleitung bzw. zwischen zwei ungeraden Wortleitungen liegt eine gerade Wortleitung. Der Wortleitungsdekoder ist so ausgebildet, daß er die Gruppe der geraden Wortleitungen und die Gruppe der ungeraden Wortleitungen separat voneinander aktivieren kann.
• Sämtliche der Steuersignale werden von der Steuerungseinrichtung 40 erzeugt. Beispielsweise wird der Steuerungseinrichtung der Befehl bTMBIDC zugeführt, so daß daraus die Steuersignale CTRLH, CTRLL, CTRLA, CTRLX sowie EQ erzeugt werden, um wie beschrieben das Speicherzellenfeld 1 anzusteuern. Beim genannten Befehl bTMBIDC kann die Ansteuerung derart erfolgen, daß alle Wortleitungen aktiviert werden und das gesamte Speicherzellenfeld mit logisch "0" beschrieben wird, oder derart, daß alle Wortleitungen aktiviert werden und logisch "1" in jede Speicherzelle des Speicherzellenfeldes eingeschrieben wird. Der Befehl bTMBIDC ist im Testbetrieb aktivierbar und wird auch als Testmode bezeichnet.
• Um das streifenförmige Muster aus logisch "0" und logisch "1" in das Speicherzellenfeld einzuschreiben, ist eine Überlagung von Testmodes geeignet. Zuerst wird der Halbleiterspeicher in den Testmode bTMBIDC gebracht und die Spannungsgeneratoren legen logisch "0" an die Bitleitungen an. In einem weiteren Testmode werden die geraden Wortleitungen aktiviert. Anschließend wird erneut der Testmode bTMBIDC eingestellt und logisch "1" oder die Spannung VBLH an die Bitleitungen angelegt. In dem nachfolgend überlagerten Testmode werden die ungeraden Wortleitungen aktiviert. In entsprechender Weise lassen sich auch andere Muster durch Überlagerung des Testmodel bTMBIDC und eines weiteren Testmodes erzeugen. Im Testmode bTMBIDC wird logisch "0" oder "1" an die Bitleitungen gelegt. Der weitere Testmode wirkt auf den Wortleitungsdekoder und kann dort gruppenweise Wortleitungen aktivieren, z. B. alternativ alle geraden oder alle ungeraden Wortleitungen.
• Wenn der jeweilige Testmode eingestellt ist, kann durch ein einziges Aktivierungssignal, das je eine der Speicherbänke des gesamten Halbleiterspeichers aktiviert, innerhalb der Speicherbank das Vorbesetzen mit Datenwerten automatisch ablaufen. Gegenüber bekannten Betriebsverfahren eines Halbleiterspeichers, bei denen die Leseverstärker und eine fortlaufende Adressierung der Speicherzellen verwendet werden, um Datenwerte in das Speicherzellenfeld zu schreiben, läuft das erfindungsgemäße Verfahren wesentlich schneller ab.
• Die Ausgleichsschaltung 30 ist in Fig. 2 detailliert dargestellt. Zwischen den Bitleitungen 14, 15 ist die Drain- Source-Strecke eines Ausgleichstransistors 33 geschaltet. Jede der Bitleitungen 14, 15 wird über einen zugeordneten Transistor 34 bzw. 35 mit dem Spannungsgenerator 31 verbunden, der je nach Betriebsfall die Ausgleichsspannung VBLEQ oder das Bitleitungs-High-Potential VBLH oder das Bitleitungs-Low- Potential VSS bereitstellt. Die drei Transistoren 33, 34, 35 werden gemeinsam vom Steuersignal EQ angesteuert. Das Steuersignal EQ bleibt solange aktiv, wie der Ausgleichspegel VBLEQ oder die Pegel VSS, VBLH an die Bitleitungen angelegt werden sollen. Bezugszeichenliste 1 Speicherzellenfeld
  10, 11, 12, 13 Speicherzellen
  14, 15 Bitleitungen
  16, 17, 18 Wortleitungen
  20 Leseverstärker
  21 Bitleitungsdecoder
  22 Wortleitungsdecoder
  30 Ausgleichsschaltung
  31 Spannungsgenerator
  32, 33, 34 Transistoren
  101 Auswahltransistor
  102 Speicherkondensator
  VBLEQ Ausgleichspotential
  VSS Massepotential, Bitleitungs-Low-Pegel
  VBLH Bitleitungs-High-Pegel
  EQ Ausgleichsteuersignal
  CTRLL, CTRLH, CTRLA, CTRLX Steuersignale
  ADRX Wortleitungsadresse
  ADRY Bitleitungsadresse
  bTMBIDC Testmode-Steuersignal
  

Claims (9)

1. Verfahren zum Betrieb eines Halbleiterspeichers, der umfaßt:
ein Speicherzellenfeld (1) mit Speicherzellen (10, 11, 12, 13), um einen ersten oder einen zweiten logischen Wert zu speichern, mit Wortleitungen (16, 17, 18) und Bitleitungen (14, 15), wobei jede der Speicherzellen an eine der Wortleitungen und eine der Bitleitungen angeschlossen ist,
einen Decoder (22) zur gleichzeitigen Auswahl einer oder mehrerer der Wortleitungen (16, 17, 18),
einen Spannungsgenerator (31), an den die Bitleitungen (14, 15) angeschlossen sind, um die Bitleitungen mit einem vorgegebenen Pegel (VSS, VBLH) zu beaufschlagen,
wobei das Verfahren die folgenden Schritte umfaßt:
es wird ein Potentialausgleich von je zwei Bitleitungen (14, 15) durchgeführt,
nach Abschluß des Potentialausgleichs werden die Bitleitungen auf einen den ersten oder den zweiten logischen Wert repräsentierenden Pegel (VSS, VBLH) gebracht,
anschließend wird eine Vielzahl der Wortleitungen (16, 17, 18) ausgewählt und die an die Bitleitungen (14, 15) angelegten Pegel (VSS, VBLH) werden in die an die ausgewählten Wortleitungen (16, 17, 18) angeschlossenen Speicherzellen geschrieben.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Abschluß des Potentialausgleichs der Bitleitungen (14, 15) sämtliche vom Wortleitungsdecoder ansteuerbare Wortleitungen (16, 17, 18) ausgewählt werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Abschluß des Potentialausgleichs der Bitleitungen (14, 15) die Bitleitungen auf den den ersten logischen Wert repräsentierenden Pegel (VSS) gebracht werden, daß anschließend nur ein Teil der vom Wortleitungsdecoder (22) ansteuerbaren Wortleitungen ausgewählt wird, daß anschließend die Bitleitungen auf den den zweiten logischen Wert repräsentierenden Pegel (VBLH) gebracht werden und daß anschließend ein anderer Teil der vom Wortleitungsdecoder (22) ansteuerbaren Wortleitungen ausgewählt wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zur Auswahl des ersten Teils der Wortleitungen solche Wortleitungen ausgewählt werden, zwischen denen genau eine weitere Wortleitung angeordnet ist, und daß zur Auswahl des zweiten Teils der Wortleitungen solche Wortleitungen ausgewählt werden, zwischen denen genau eine Wortleitung des ersten Teils angeordnet ist.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß im Anschluß an den Potentialausgleich der Bitleitungen (14, 15) sämtliche im Speicherzellenfeld (1) angeordnete Bitleitungen auf einen der ersten und zweiten Pegel (VSS, VBLH) gebracht werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß zum Potentialausgleich der Bitleitungen (14, 15) die Bitleitungen auf einen zwischen die den ersten und den zweiten Wert repräsentierenden Pegel gebracht werden, indem ein Ausgang eines Spannungsgenerators (31) mit den Bitleitungen (14, 15) verbunden wird, und daß anschließend der Ausgang des Spannungsgenerators (31) einen der Pegel (VSS, VBLH) bereitstellt.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzellen (10, 11, 12, 13) nach dem Speichern eines Wertes ausgelesen werden, um eine Abweichung vom gespeicherten Wert festzustellen.

8. Halbleiterspeicher, umfassend:
ein Speicherzellenfeld (1) mit Speicherzellen (10, 11, 12, 13), um einen ersten oder einen zweiten logischen Wert zu speichern, mit Wortleitungen (16, 17, 18) und Bitleitungen (14, 15), wobei jede der Speicherzellen an eine der Wortleitungen und eine der Bitleitungen angeschlossen ist,
einen Decoder (22) zur gleichzeitigen Auswahl einer oder mehrerer der Wortleitungen (16, 17, 18),
einen Spannungsgenerator (31), um die Bitleitungen mit einem vorgegebenen Pegel zu beaufschlagen, wobei der Spannungsgenerator (31) ausgebildet ist, ausgangsseitig einen den ersten logischen Wert repräsentierenden Pegel (VSS), einen den zweiten logischen Wert repräsentierenden Pegel (VBLH) oder einen zwischen diesen Pegeln liegenden Ausgleichspegel (VBLEQ) zu erzeugen.

9. Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, daß der Spannungsgenerator (31) so steuerbar ist, daß unmittelbar nach dem Anlegen des Ausgleichspegels (VBLEQ) einer der anderen Pegel (VSS, VBLH) an die Bitleitungen (14, 15) angelegt wird.