KR102125568B1 - 반도체 장치 및 그 테스트 방법 - Google Patents

반도체 장치 및 그 테스트 방법 Download PDF

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Abstract

본 기술은 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 복수의 메모리 블록; 및 복수의 테스트 신호에 응답하여 제 1 타이밍에 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 어느 하나의 그룹을 활성화시키고, 제 2 타이밍에 다른 하나의 그룹을 활성화시키도록 구성되는 액티브 제어부를 포함할 수 있다.

Description

반도체 장치 및 그 테스트 방법{SEMICONDUCTOR APPARATUS AND TEST METHOD HEREOF}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치 및 그 테스트 방법에 관한 것이다.
반도체 장치는 다양한 테스트 동작을 필요로 한다.
테스트 동작 중 하나로서, 웨이퍼 번인 테스트(Wafer Burn-In Test)가 있다. 웨이퍼 번인 테스트는 반도체 장치의 메모리 블록(예를 들어, 메모리 뱅크)의 인접 메모리 셀 간의 스트레스(예를 들어, 장시간 전압 인가)를 인가하기 위한 테스트이다.
상술한 번인 테스트를 위해서는 모든 메모리 블록들의 워드 라인들(예를 들어, 서브 워드 라인 SWL0, SWL1, ...) 중에서 이븐(Even) 순번의 워드 라인들(이하, 이븐 워드 라인들)을 동시에 활성화시키는 동작이 필요하다.
이때 모든 메모리 블록들의 이븐 워드 라인들을 동시에 활성화시키므로, 도 1과 같이, 이븐 워드 라인들을 액티브 시키기 위한 전원 전압(VPP)과의 노이즈로 인하여 오드(Odd) 순번의 워드 라인들(이하, 오드 워드 라인들)을 프리차지 시키기 위한 전원 전압(VBBW)이 메모리 셀을 구성하는 트랜지스터(Cell TR)의 문턱전압 이상으로 상승하여 원치 않는 오드 워드 라인까지 활성화되어 정확한 테스트가 어려운 문제가 발생하게 된다.
또한 반도체 장치의 집적도가 커짐에 따라 즉, 동시에 활성화 시켜야 하는 메모리 블록들의 워드 라인들이 증가함에 따라 상술한 노이즈 문제가 증가하여 테스트의 신뢰도가 더욱 저하되는 문제가 있다.
본 발명의 실시예는 테스트 타임의 증가 없이 안정적인 테스트가 가능하도록 한 반도체 장치 및 그 테스트 방법을 제공하고자 한다.
본 발명의 실시예는 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 복수의 메모리 블록; 및 복수의 테스트 신호에 응답하여 제 1 타이밍에 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 어느 하나의 그룹을 활성화시키고, 제 2 타이밍에 다른 하나의 그룹을 활성화시키도록 구성되는 액티브 제어부를 포함할 수 있다.
본 발명의 실시예는 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 메모리 블록; 제 1 테스트 신호에 응답하여 단위 메모리 블록 선택신호를 활성화시키도록 구성된 액티브 제어부; 및 상기 활성화된 단위 메모리 블록 선택신호, 어드레스 신호 및 제 2 테스트 신호에 응답하여 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 어느 하나의 복수의 워드 라인 중에서 일부를 활성화시키도록 구성된 워드라인 제어부를 포함하며, 상기 액티브 제어부는 제 3 테스트 신호에 응답하여 상기 단위 메모리 블록 선택신호를 비 활성화시키도록 구성될 수 있다.
본 발명의 실시예는 워드 라인 활성화 구간 및 번인 테스트 구간으로 구분되는 반도체 장치의 테스트 방법으로서, 상기 워드 라인 활성화 구간 동안 상기 반도체 장치의 복수의 메모리 블록들 중에서 이븐 순번의 단위 메모리 그룹과 오드 순번의 단위 메모리 그룹 중에서 어느 하나를 활성화시키고, 설정시간 이후에 다른 하나를 활성화시킬 수 있다.
본 기술은 반도체 장치의 안정적인 테스트가 가능하다.
도 1은 종래의 기술에 따른 테스트 과정의 워드 라인 전압 변동을 보여주는 파형도,
도 2는 본 발명의 실시예에 따른 반도체 장치(100)를 나타낸 블록도,
도 3은 도 2의 액티브 제어부(200)의 내부 구성을 나타낸 블록도,
도 4는 본 발명의 실시예에 따른 테스트 동작 타이밍도이고,
도 5는 본 발명의 실시예에 따른 테스트 과정에서의 워드 라인 전압 변동을 보여주는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 액티브 제어부(200), 복수의 워드라인 제어부(300) 및 복수의 메모리 블록(예를 들어, 복수의 메모리 뱅크)(BK0 - BKn)을 포함할 수 있다.
복수의 메모리 블록(BK0 - BKn) 각각은 복수의 단위 메모리 블록 예를 들어, 복수의 매트(MAT)를 포함할 수 있다.
복수의 매트(MAT)는 이븐(Even) 순번의 매트들(이하, 이븐 매트 그룹)(400)과 오드(Odd) 순번의 매트들(이하, 오드 매트 그룹)(500)로 구분될 수 있다.
이븐 매트 그룹(400)과 오드 매트 그룹(500) 각각에는 복수의 워드 라인(예를 들어, 복수의 서브 워드 라인)(SWL0 - SWLn)이 배치될 수 있다.
액티브 제어부(200)는 제 1 테스트 신호(TM1)에 응답하여 복수의 메모리 블록(BK0 - BKn) 중에서 특정 매트들 예를 들어, 오드 매트 그룹(500)의 선택을 차단하기 위한 제어 신호 즉, 단위 메모리 블록 선택신호(TEVMAT)를 생성하도록 구성될 수 있다.
액티브 제어부(200)는 제 2 테스트 신호(TM2)에 응답하여 뱅크 액티브 신호(BKACT)를 생성하도록 구성될 수 있다.
액티브 제어부(200)는 제 3 테스트 신호(TM3)에 응답하여 단위 메모리 블록 선택신호(TEVMAT)를 비 활성화시키도록 구성될 수 있다.
액티브 제어부(200)는 제 3 테스트 신호(TM3)에 응답하여 뱅크 액티브 신호(BKACT)를 생성하도록 구성될 수 있다.
액티브 제어부(200)는 커맨드(CMD)에 응답하여 뱅크 액티브 신호(BKACT)를 생성하도록 구성될 수 있다.
워드라인 제어부(300)는 단위 메모리 블록 선택신호(TEVMAT), 뱅크 액티브 신호(BKACT) 및 어드레스 신호(RA<0:N>) 예를 들어, 로우 어드레스 신호에 응답하여 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 어느 하나의 워드 라인들을 활성화시키도록 구성될 수 있다.
워드라인 제어부(300)는 제 2 테스트 신호(TM2), 뱅크 액티브 신호(BKACT) 및 어드레스 신호(RA<0:N>)에 응답하여 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 선택된 매트 그룹의 복수의 워드 라인(SWL0 - SWLn) 중에서 일부 예를 들어, 이븐 워드 라인들(SWL0, SWL2, ...)을 활성화시키도록 구성될 수 있다.
워드라인 제어부(300)는 어드레스 디코더를 포함할 수 있다.
워드라인 제어부(300)는 단위 메모리 블록 선택신호(TEVMAT)가 활성화되면 어드레스 신호(RA<0:N>) 중에서 제 1 신호 비트(예를 들어, RA<M>)에 따라 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 어느 하나 예를 들어, 이븐 매트 그룹(400)을 선택할 수 있다.
이때 제 1 신호 비트(RA<M>)는 복수의 메모리 블록(BK0 - BKn)의 복수의 매트(MAT) 중에서 이븐 매트 그룹(400)과 오드 매트 그룹(500)을 구분할 수 있는 어드레스 신호 비트이다.
따라서 워드라인 제어부(300)는 제 1 신호 비트(RA<M>)을 제외한 나머지 신호 비트들을 무시하고, 제 1 신호 비트(RA<M>)의 로직 레벨에 따라 이븐 매트 그룹(400) 또는 오드 매트 그룹(500)을 선택할 수 있다.
워드라인 제어부(300)는 제 2 테스트 신호(TM2)가 활성화되면 어드레스 신호(RA<0:N>) 중에서 제 2 신호 비트(예를 들어, 최하위 신호 비트 RA<0>)에 따라 복수의 워드 라인(SWL0 - SWLn) 중에서 일부 예를 들어, 이븐 워드 라인들(SWL0, SWL2, ...)을 선택할 수 있다.
이때 제 2 신호 비트 RA<0>)는 이븐 워드 라인들(SWL0, SWL2, ...)과 오드 워드 라인들(SWL1, SWL3, ...)을 구분할 수 있는 어드레스 신호 비트이다.
따라서 워드라인 제어부(300)는 제 2 신호 비트(RA<0>)을 제외한 나머지 신호 비트들을 무시하고, 제 2 신호 비트(RA<0>)의 로직 레벨에 따라 이븐 워드 라인들(SWL0, SWL2, ...) 또는 오드 워드 라인들(SWL1, SWL3, ...)을 선택할 수 있다.
워드라인 제어부(300)는 상술한 바와 같이, 단위 메모리 블록 선택신호(TEVMAT) 및 제 2 테스트 신호(TM2)의 활성화 구간 동안 어드레스 신호(RA<0:N>) 중에서 제 1 및 제 2 신호 비트(RA<M, 0>)의 로직 레벨만을 판단하여 특정 매트 그룹의 특정 워드 라인들을 선택하고, 선택된 워드 라인들을 뱅크 액티브 신호(BKACT)에 따라 활성화시킬 수 있다.
워드 라인 제어부(300)는 단위 메모리 블록 선택신호(TWVMAT)가 비 활성화되고 제 2 테스트 신호(TM2)가 활성화된 구간에는 어드레스 신호(RA<0:N>) 중에서 제 2 신호 비트(RA<0>)의 로직 레벨만을 판단하여 이븐 매트 그룹(400)과 오드 매트 그룹(500)의 워드 라인들 중에서 이븐 워드 라인들(SWL0, SWL2, ...) 또는 오드 워드 라인들(SWL1, SWL3, ...)을 선택할 수 있다.
커맨드(CMD) 및 제 1 내지 제 3 테스트 신호(TM1 - TM3)는 외부의 시스템 예를 들어, 테스터(600)를 통해 제공될 수 있다.
도 3에 도시된 바와 같이, 액티브 제어부(200)는 리셋부(210), 제 1 펄스 발생기(220), 제 2 펄스 발생기(230), 커맨드 디코더(240) 및 신호 조합부(250)를 포함할 수 있다.
리셋부(210)는 제 1 테스트 신호(TM1)를 단위 메모리 블록 선택신호(TEVMAT)로서 출력하며, 제 3 테스트 신호(TM3)에 응답하여 단위 메모리 블록 선택신호(TEVMAT)를 리셋 즉, 비 활성화시키도록 구성될 수 있다.
제 1 펄스 발생기(220)는 제 2 테스트 신호(TM2)에 응답하여 제 1 펄스 신호(TEVWL)를 생성하도록 구성될 수 있다.
제 2 펄스 발생기(230)는 제 3 테스트 신호(TM3)에 응답하여 제 2 펄스 신호(BKACT_WBI)를 생성하도록 구성될 수 있다.
커맨드 디코더(210)는 커맨드(CMD)에 응답하여 제 3 펄스 신호(BKACTI)를 생성하도록 구성될 수 있다.
커맨드(CMD)는 RAS(Row Access Strobe), CAS(Column Access Strobe), WE(Write Enable) 등 중에서 둘 이상의 조합이 될 수 있다.
신호 조합부(250)는 제 1 내지 제 3 펄스 신호(TEVWL, BKACT_WBI, BKACTI)를 논리합하여 뱅크 액티브 신호(BKACT)로서 출력하도록 구성될 수 있다.
신호 조합부(250)는 노아 게이트(251) 및 인버터(252)를 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 테스트 방법을 도 4 및 도 5를 참조하여 설명하면 다음과 같다.
웨이퍼 번인 테스트는 반도체 장치의 메모리 블록들의 인접 메모리 셀 간의 스트레스(예를 들어, 전압)를 인가하기 위한 테스트이다.
상술한 번인 테스트를 위해서는 메모리 블록들의 워드 라인들을 액티브시키는 동작이 필요하다.
노멀 동작의 경우에는, 커맨드(CMD)에 따라 제 3 펄스 신호(BKACTI)가 생성되고, 그에 따라 뱅크 액티브 신호(BKACT)가 생성된다.(도 3 참조)
따라서 외부에서 제공된 어드레스 신호(RA<0:N>)에 해당하는 메모리 블록의 특정 워드 라인이 활성화될 수 있다.
도 4를 참조하면, 테스트 동작 예를 들어, 번인 테스트의 경우에는, 반도체 장치(100) 외부 예를 들어, 테스터(600)에서 제 1 내지 제 3 테스트 신호(TM1 - TM3)를 반도체 장치(100)에 제공할 수 있다.
한편, 어드레스 신호(RA<0:N>)는 제 1 테스트 신호(TM1) 또는 제 2 테스트 신호(TM2)의 활성화 이전에 외부에서 제공될 수 있다.
예를 들어, 어드레스 신호(RA<0:N>)의 제 1 신호 비트(RA<M>)와 제 2 신호 비트(RA<0>)가 각각 이븐 매트 그룹(400)과 이븐 워드 라인들을 선택하는 로직 로우 레벨로 제공되는 것으로 가정한다.
제 1 테스트 신호(TM1)는 복수의 메모리 블록(BK0 - BKn) 중에서 특정 매트 그룹의 선택을 차단하기 위한 신호이다.
제 1 테스트 신호(TM1)의 활성화에 응답하여 단위 메모리 블록 선택신호(TEVMAT)가 활성화된다.
단위 메모리 블록 선택신호(TEVMAT)가 활성화되고 설정 시간 이후의 제 1 타이밍(t1)에 제 2 테스트 신호(TM2)가 활성화된다.
제 2 테스트 신호(TM2)는 복수의 메모리 블록(BK0 - BKn)의 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 선택된 매트 그룹의 이븐 워드 라인들(SWL0, SWL2, ...)과 오드 워드 라인들(SWL1, SWL3, ...) 중에서 어느 하나를 선택하기 위한 신호일 수 있다.
워드 라인 제어부(300)는 단위 메모리 블록 선택신호(TEVMAT) 및 제 1 테스트 신호(TM2)가 활성화된 상태이므로 어드레스 신호(RA<0:N>)의 제 1 신호 비트(RA<M>)와 제 2 신호 비트(RA<0>)를 제외한 나머지 신호 비트들을 무시하고, 제 1 신호 비트(RA<M>)와 제 2 신호 비트(RA<0>)의 로직 레벨을 판단하여 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 어느 하나를 선택한다.
워드 라인 제어부(300)는 어드레스 신호(RA<0:N>)의 제 1 신호 비트(RA<M>)와 제 2 신호 비트(RA<0>)가 각각 이븐 매트 그룹(400)과 이븐 워드 라인들을 선택하는 로직 로우 레벨이므로 이븐 매트 그룹(400)의 이븐 워드 라인들(SWL0, SWL2, ...)을 선택한다.
제 2 테스트 신호(TM2)가 활성화됨에 따라 제 1 펄스 신호(TEVWL)가 생성된다.
제 1 펄스 신호(TEVWL)에 따라 뱅크 액티브 신호(BKACT)가 생성된다.
뱅크 액티브 신호(BKACT)에 따라 복수의 메모리 블록(BK0 - BKn)의 이븐 매트 그룹(400) 중에서 이븐 워드 라인들(SWL0, SWL2, ...)이 활성화된다.
제 1 타이밍(t1)부터 설정 시간 이후의 제 2 타이밍(t2)에 제 3 테스트 신호(TM3)가 활성화된다.
제 3 테스트 신호(TM3)는 단위 메모리 블록 선택신호(TEVMAT)를 리셋 즉, 비활성화시키기 위한 신호이다.
본 발명의 실시예는 테스트 타임의 증가 없이, 동시에 활성화되는 워드 라인들의 수를 감소시키고자 한다.
따라서 제 1 타이밍(t1)에 이븐 매트 그룹(400) 만을 활성화시키고, 오드 매트 그룹(500)은 비 활성화상태로 유지시켰으므로 제 2 타이밍(t2)에 제 3 테스트 신호(TM3)를 활성화시킴으로써 단위 메모리 블록 선택신호(TEVMAT)가 리셋되도록 한다.
워드 라인 제어부(300)는 단위 메모리 블록 선택신호(TEVMAT)는 비 활성화되고 제 1 테스트 신호(TM2) 만이 활성화된 상태이므로 어드레스 신호(RA<0:N>)의 제 2 신호 비트(RA<0>)를 제외한 나머지 신호 비트들을 무시하고, 제 2 신호 비트(RA<0>)의 로직 레벨을 판단한다.
워드 라인 제어부(300)는 어드레스 신호(RA<0:N>)의 제 2 신호 비트(RA<0>)가 로직 로우 레벨이므로 이븐 매트 그룹(400)의 이븐 워드 라인들(SWL0, SWL2, ...)이 선택된 상태에서 오드 매트 그룹(500)의 이븐 워드 라인들(SWL0, SWL2, ...)을 추가로 선택한다.
제 3 테스트 신호(TM3)가 활성화됨에 따라 제 2 펄스 신호(BKACT_WBI)가 생성된다.
제 2 펄스 신호(BKACT_WBI)가 생성됨에 따라 뱅크 액티브 신호(BKACT)가 생성된다.
뱅크 액티브 신호(BKACT)에 따라 복수의 메모리 블록(BK0 - BKn)의 이븐 매트 그룹(400) 및 오드 매트 그룹(500) 중에서 이븐 워드 라인들(SWL0, SWL2, ...)이 활성화된다.
상술한 과정을 통해 제 2 타이밍(t2) 이후에 기존에 비해 절반씩의 워드 라인들이 순차적으로 활성화되고, 추가적인 준비 시간 이후에 활성화된 워드 라인들에 대한 스트레스 인가 즉, 번인 테스트가 테스터(600)에 의해 수행될 수 있다.
전체 테스트 과정에서 워드 라인 활성화 구간 즉, 제 2 타이밍(t2)까지의 시간은 전체 테스트 시간의 극히 일부에 불과하다.
워드 라인들의 활성화에 필요한 시간 즉, 제 2 타이밍(t2)까지의 시간은 번인 테스트 구간에 비해 상대적으로 매우 짧은 시간이다.
예를 들어, 워드 라인들의 활성화에 필요한 시간은 마이크로 초(micro sec) 단위에 불과하지만, 번인 테스트 구간은 수십 초에 달한다.
따라서 본 발명의 실시예는 동시에 활성화되는 워드 라인의 수를 줄임으로써 도 5와 같이, 인접한 워드 라인간의 노이즈로 특정 순번의 워드 라인들을 프리차지 시키기 위한 전원 전압(VBBW)이 메모리 셀을 구성하는 트랜지스터(Cell TR)의 문턱전압 이상으로 상승하는 것을 방지할 수 있다.
또한 상대적으로 짧은 워드 라인들의 활성화에 필요한 시간을 나누어 이븐 매트 그룹(400)과 오드 매트 그룹(500) 중에서 어느 하나를 활성화시킨 후, 추가로 다른 하나를 활성화시키므로 전체 테스트 시간의 증가 또한 미미한 수준이다.
상술한 본 발명의 실시예에서 복수의 메모리 블록(BK0 - BKn) 각각의 복수의 매트(MAT)를 이븐 매트 그룹과 오드 매트 그룹으로 구분하고, 선택된 매트 그룹의 이븐 워드 라인들을 활성화시키는 것은 하나의 실시예를 나타낸 것이며, 테스트 신호 및 로우 어드레스 신호를 이용하여 복수의 메모리 블록(BK0 - BKn) 각각의 복수의 매트(MAT)를 1/4 또는 1/8 등으로 구분하여 하나씩 추가적으로 활성화시키는 것도 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 복수의 메모리 블록; 및
    복수의 테스트 신호에 응답하여 제 1 타이밍에 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 어느 하나의 그룹의 이븐 워드 라인들을 활성화시키고, 제 2 타이밍에 다른 하나의 그룹의 이븐 워드 라인들을 활성화시키도록 구성되는 액티브 제어부를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 액티브 제어부는
    상기 제 1 타이밍 이후 상기 어느 하나의 그룹의 이븐 워드 라인들의 활성화를 유지시킨 상태에서 상기 제 2 타이밍에 상기 다른 하나의 그룹의 이븐 워드 라인들을 활성화시키도록 구성되는 반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 액티브 제어부는
    상기 복수의 테스트 신호에 응답하여 뱅크 액티브 신호 및 단위 메모리 블록 선택신호를 생성하도록 구성되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 액티브 제어부는
    상기 복수의 테스트 신호 중에서 제 1 테스트 신호를 상기 단위 메모리 블록 선택신호로서 출력하며, 상기 복수의 테스트 신호 중에서 제 3 테스트 신호에 응답하여 상기 단위 메모리 블록 선택신호를 리셋시키도록 구성되는 리셋부,
    상기 복수의 테스트 신호 중에서 제 2 테스트 신호에 응답하여 제 1 펄스 신호를 생성하도록 구성되는 제 1 펄스 발생기,
    상기 제 3 테스트 신호에 응답하여 제 2 펄스 신호를 생성하도록 구성되는 제 2 펄스 발생기, 및
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 조합하여 상기 뱅크 액티브 신호로서 출력하도록 구성되는 신호 조합부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 반도체 장치는
    어드레스 신호 및 상기 단위 메모리 블록 선택신호에 응답하여 상기 복수의 메모리 블록 중에서 자신에 해당하는 메모리 블록의 이븐 매트 그룹과 오드 매트 그룹 중에서 어느 하나의 그룹을 활성화시키도록 구성된 워드라인 제어부를 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 워드라인 제어부는
    상기 어드레스 신호 중에서 제 1 신호 비트 및 상기 단위 메모리 블록 선택신호에 응답하여 상기 어느 하나의 그룹을 활성화시키도록 구성되는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 워드라인 제어부는
    상기 어드레스 신호 중에서 제 2 신호 비트, 상기 복수의 테스트 신호 중에서 어느 하나에 응답하여 상기 이븐 매트 그룹과 상기 오드 매트 그룹 중에서 선택된 그룹의 복수의 워드 라인 중에서 일부를 활성화시키도록 구성되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 테스트 신호를 상기 액티브 제어부에 제공하도록 구성된 테스터를 더 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 테스터는
    이븐 매트 그룹 또는 상기 오드 매트 그룹의 복수의 워드 라인 중에서 선택된 워드 라인들의 활성화 이후, 활성화된 워드 라인들에 대한 번인 테스트를 수행하도록 구성되는 반도체 장치.
  11. 각각 이븐 매트 그룹과 오드 매트 그룹으로 구분되는 메모리 블록;
    제 1 테스트 신호에 응답하여 단위 메모리 블록 선택신호를 활성화시키도록 구성된 액티브 제어부; 및
    활성화된 상기 단위 메모리 블록 선택신호, 어드레스 신호 및 제 2 테스트 신호에 응답하여 제 1 타이밍에 상기 이븐 매트 그룹의 이븐 워드 라인들과 오드 워드 라인들 중에서 어느 하나를 활성화시키고, 상기 이븐 매트 그룹의 이븐 워드 라인들과 오드 워드 라인들 중에서 어느 하나의 활성화를 유지시킨 상태에서 비 활성화된 상기 단위 메모리 블록 선택신호 및 어드레스 신호에 응답하여 제 2 타이밍에 상기 오드 매트 그룹의 이븐 워드 라인들과 오드 워드 라인들 중에서 어느 하나를 활성화시키도록 구성된 워드라인 제어부를 포함하며,
    상기 액티브 제어부는 제 3 테스트 신호에 응답하여 상기 단위 메모리 블록 선택신호를 비 활성화시키도록 구성되는 반도체 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 3 테스트 신호는 상기 제 1 테스트 신호에 비해 설정 시간 이후에 활성화되는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 액티브 제어부는
    상기 제 1 테스트 신호를 상기 단위 메모리 블록 선택신호로서 출력하며, 상기 제 3 테스트 신호에 응답하여 상기 단위 메모리 블록 선택신호를 비 활성화시키도록 구성되는 리셋부,
    상기 제 2 테스트 신호에 응답하여 제 1 펄스 신호를 생성하도록 구성되는 제 1 펄스 발생기,
    상기 제 3 테스트 신호에 응답하여 제 2 펄스 신호를 생성하도록 구성되는 제 2 펄스 발생기, 및
    상기 제 1 펄스 신호 및 상기 제 2 펄스 신호를 조합하여 뱅크 액티브 신호로서 출력하도록 구성되는 신호 조합부를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제 1 내지 제 3 테스트 신호를 상기 액티브 제어부에 제공하도록 구성된 테스터를 더 포함하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 테스터는
    상기 이븐 매트 그룹 또는 상기 오드 매트 그룹의 복수의 워드 라인 중에서 선택된 워드 라인들의 활성화 이후, 활성화된 워드 라인들에 대한 번인 테스트를 수행하도록 구성되는 반도체 장치.
  17. 워드 라인 활성화 구간 및 번인 테스트 구간으로 구분되는 반도체 장치의 테스트 방법으로서,
    상기 워드 라인 활성화 구간 동안 상기 반도체 장치의 이븐 순번의 단위 메모리 그룹과 오드 순번의 단위 메모리 그룹 중에서 어느 하나의 복수의 워드 라인들 중에서 이븐 순번의 워드 라인들을 활성화시키고, 설정시간 이후에 다른 하나의 복수의 워드 라인들 중에서 이븐 순번의 워드 라인들을 활성화시키며, 상기 설정시간 이후 상기 어느 하나의 복수의 워드 라인들 중에서 이븐 순번의 워드 라인들의 활성화 및 상기 다른 하나의 복수의 워드 라인들 중에서 이븐 순번의 워드 라인들의 활성화가 유지되는 반도체 장치의 테스트 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 번인 테스트 구간 동안 상기 이븐 순번의 단위 메모리 그룹의 이븐 순번의 워드 라인들 및 상기 오드 순번의 단위 메모리 그룹의 이븐 순번의 워드 라인들을 활성화시킨 상태에서 번인 테스트가 수행되는 반도체 장치의 테스트 방법.
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