KR20210106585A - 소프트 포스트/패키지 복구를 위한 장치 및 방법 - Google Patents

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KR20210106585A
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알란 제이. 윌슨
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마이크론 테크놀로지, 인크.
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Abstract

본 발명의 실시형태는 소프트 포스트 패키지 복구(soft post-package repair; SPPR)를 위한 장치 및 방법에 주목하게 한다. 패키징 후에, 메모리의 행에 대해 포스트 패키지 복구 동작을 수행할 필요가 있을 수 있다. SPPR 동작의 스캔 모드 동안, 퓨즈 뱅크에 의해 제공된 주소는 주소가 개방 주소인지 또는 메모리의 불량 행이 메모리의 중복 행인지를 결정하기 위해 검사될 수 있다. 개방 주소 및 불량 중복 주소는 래치 회로에서와 같은 휘발성 저장 소자에 저장될 수 있다. SPPR 동작의 소프트 전송 모드 동안, 이전에 메모리의 불량 행과 연관된 주소는 대신에 개방 주소와 연관될 수 있고, 불량 중복 행의 주소는 디스에이블링(disabling)될 수 있다.

Description

소프트 포스트/패키지 복구를 위한 장치 및 방법
관련된 출원(들)에 대한 상호 참조
본 출원은 미국 출원 제16/256,796호(출원일: 2019년 1월 24일)에 대한 우선권을 주장하며, 이 기초 출원은 임의의 목적을 위해 본 명세서에 전문이 참조에 의해 원용된다.
본 발명은 일반적으로 반도체 디바이스에 관한 것이고, 더 구체적으로 반도체 메모리 디바이스에 관한 것이다. 특히, 본 발명은 동적 랜덤 액세스 메모리(DRAM)와 같은 메모리에 관한 것이다. 정보는 행(워드 라인) 및 열(비트 라인)로 구성될 수 있는 메모리 셀에 저장될 수 있다. 메모리 디바이스의 제조 및 사용의 다양한 지점에서, 하나 이상의 메모리 셀은 고장날 수 있으며(예컨대, 정보를 저장할 수 없게 됨, 메모리 디바이스에 의해 액세스 가능할 수 없게 됨, 등) 복구될 필요가 있을 수 있다.
메모리 디바이스는 행 단위로 복구 동작을 수행할 수 있다. 고장난 메모리 셀을 포함하는 행(결함이 있는 행, 불량 행, 또는 결함 행으로 지칭될 수 있음)이 식별될 수 있다. 메모리 디바이스는 복구 동작에 사용될 수 있는 메모리의 부가적인 행(중복 행으로도 지칭될 수 있음)을 포함할 수 있다. 복구 동작 동안, 결함이 있는 행과 연관된 주소는 주소가 대신에 중복 행을 가리키도록 재지향될 수 있다. 복구가 메모리 디바이스에 영구적으로 구현되기 전에 복구가 테스트될 수 있도록, 복구 동작의 유연성을 증가시키는 것이 바람직할 수 있다.
본 발명은 일반적으로, 소프트 포스트 패키지 복구(soft post package repair: SPPR)에 관한 것이다. SPPR 동작에서, 복구 동작 동안 업데이트된 주소를 저장하기 위해 사용될 수 있는 휘발성 메모리 소자의 세트가 존재할 수 있다. 일부 예에서, 메모리 디바이스는 메모리 뱅크에 결합되는 퓨즈 로직 회로를 포함할 수 있다. 퓨즈 로직은 퓨즈 어레이와 행 래치 사이의 퓨즈 버스를 모니터링할 수 있고, 나중의 SPPR 복구를 위해 휘발성 메모리 소자의 퓨즈 어레이에 퓨즈의 그룹에 대한 주소를 저장할 수 있다. 퓨즈 로직은 휘발성 메모리 소자의 퓨즈 뱅크 주소를 퓨즈 버스의 데이터와 비교할 수 있고, SPPR 복구를 수행하기 위해 그 비교에 기초하여 퓨즈 버스의 주소를 변경할 수 있다. 일부 애플리케이션에서, 본 명세서에 개시된 예는 휘발성 메모리를 사용하여 복구를 수행하는 것을 허용할 수 있으며, 이는 퓨즈/안티퓨즈를 끊기 위해 시간 및 전력을 투자하기 이전에 비영구적 복구를 테스트하는 것을 허용할 수 있다. 게다가, 일부 애플리케이션에서, 본 명세서에 개시된 예는 메모리 뱅크와 연관된 로직 회로 외부로 복구 동작과 연관된 로직을 이동시키는 것을 허용할 수 있다.
본 발명의 예에 따르면, 장치는 복수의 래치 회로를 포함하는 래치 뱅크로서, 복수의 래치 회로의 각각은 퓨즈 뱅크 주소를 저장하도록 구성되는, 상기 래치 뱅크, 퓨즈 버스를 따라 주소를 수신하도록 구성된 로직 회로로서, 퓨즈 버스의 주소의 값에 기초한 레벨을 가지는 래치 뱅크에 명령 신호를 제공하도록 구성되고, 명령 신호에 응답하여, 래치 뱅크는 복수의 래치 회로 중 하나의 주소와 연관된 퓨즈 뱅크 주소를 저장하도록 구성되는, 상기 로직 회로, 및 퓨즈 버스를 따른 주소가 래치 뱅크에 의해 제공된 래치된 퓨즈 뱅크 주소와 매칭할 때를 결정하고 퓨즈 버스를 따라 변경된 주소를 제공하기 전에 주소를 변경하도록 구성된 소프트 포스트 패키지 복구(SPPR) 회로를 포함할 수 있다.
본 발명의 예에 따르면, 장치는 복수의 워드라인을 포함하는 메모리 뱅크, 복수의 행 래치로서, 행 래치의 각각은 워드라인 중 하나와 연관되는, 상기 복수의 행 래치, 복수의 주소를 저장하고 퓨즈 버스를 따라 복수의 주소를 제공하도록 구성된 퓨즈 어레이, 퓨즈 어레이로부터 퓨즈 버스를 따라 복수의 주소를 수신하고 복수의 주소를 행 래치에 제공하도록 구성된 퓨즈 로직 회로를 포함할 수 있고, 퓨즈 로직 회로는 복수의 주소 중 하나의 주소가 개방 퓨즈 뱅크 주소인지를 결정하여 개방 퓨즈 뱅크 주소를 제1 래치 뱅크에 저장하고, 복수의 주소 중 하나의 주소가 불량 중복 주소인지를 결정하여 불량 중복 주소를 제2 래치 뱅크에 저장하고, 행 래치에 제공된 복수의 주소에서 개방 퓨즈 뱅크 주소 대신에 퓨즈 버스에서 불량 행 주소를 제공함으로써 불량 행 주소를 복구하며, 불량 중복 주소를 디스에이블링(disabling)하고 행 래치에 제공된 복수의 주소에서 불량 중복 주소 대신에 디스에이블링된 불량 중복 주소를 제공하도록 구성된다.
본 발명의 예에 따르면, 방법은 퓨즈 뱅크가 개방 퓨즈 뱅크인지를 결정하고 개방 퓨즈 뱅크의 주소를 제1 래치 뱅크에 저장하는 것 및 행이 불량 중복 행인지를 결정하고 불량 중복 행의 주소를 제2 래치 뱅크에 저장하는 것을 포함하는 스캔 모드 동작을 수행하는 단계를 포함할 수 있다. 방법은 결함 주소를 개방 퓨즈 뱅크의 주소와 연관된 행 래치와 연관시킴으로써 결함 주소를 복구하는 것 및 불량 중복 행의 주소를 디스에이블링하는 것을 포함하는 소프트 전송 모드 동작을 수행하는 단계를 더 포함할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 반도체 디바이스의 블록도.
도 2는 본 발명의 일 실시형태에 따른 메모리 디바이스를 표현하는 블록도.
도 3은 본 발명의 일 실시형태에 따른 퓨즈 로직 회로를 묘사하는 블록도.
도 4는 본 발명의 일 실시형태에 따른 퓨즈 로직 회로의 개략도.
도 5는 본 발명의 일 실시형태에 따른 퓨즈 로직 회로의 일부를 도시한 도면.
도 6은 본 발명의 일 실시형태에 따른 소프트 포스트 패키지 복구 동작 동안 퓨즈 로직 회로 내의 신호를 보여주는 타이밍 차트.
도 7은 본 발명의 일 실시형태에 따른 퓨즈 버스를 따른 신호의 타이밍도.
도 8은 본 발명의 일 실시형태에 따른 소프트 포스트 패키지 복구 동작을 수행하는 방법을 표현하는 흐름도.
특정한 실시형태의 다음 설명은 본질적으로 단지 예시적일 뿐이며 본 발명 또는 이의 적용 또는 사용의 범위를 제한하도록 결코 의도되지 않는다. 본 시스템 및 방법의 실시형태의 다음의 상세한 설명에서, 본 명세서의 일부를 형성하고, 설명된 시스템 및 방법이 실시될 수 있는 특정 실시형태가 예시로서 도시되는 첨부된 도면에 대한 참조가 행해진다. 이들 실시형태는 당업자가 현재 개시된 시스템 및 방법을 실시하는 것을 가능하게 하도록 충분히 상세하게 설명되며, 다른 실시형태가 활용될 수 있고 그 구조적 및 논리 변경이 본 발명의 사상 및 범위를 벗어나지 않고 행해질 수 있음을 이해해야 한다. 게다가, 명료성의 목적을 위해, 특정 특징의 상세한 설명은 그들이 본 발명의 실시형태의 설명을 모호하게 하지 않기 위해 당업자에게 명백할 때 논의되지 않을 것이다. 다음의 상세한 설명은 따라서, 제한적인 의미로 취해져서는 안되며, 본 발명의 범위는 첨부된 청구항에 의해서만 정의된다.
반도체 메모리 디바이스는 복수의 메모리 셀에 정보를 저장할 수 있다. 정보는 이진 코드로서 저장될 수 있으며, 각각의 메모리 셀은 단일 비트의 정보를 논리 하이(예컨대, "1") 또는 논리 로우(예컨대, "0")로서 저장할 수 있다. 메모리 셀은 워드 라인(행)과 비트 라인(열)의 교차 지점에 구성될 수 있다. 메모리는 또한, 하나 이상의 메모리 뱅크로 구성될 수 있고, 이의 각각은 복수의 행 및 열을 포함할 수 있다. 동작 동안, 메모리 디바이스는 하나 이상의 행 및 하나 이상의 열을 명시하는 명령 및 주소를 수신하고 그 다음, 명시된 행 및 열의 교차 지점에 있는(및/또는 전체 행/열을 따른) 메모리 셀의 명령을 실행할 수 있다.
특정 메모리 셀에 결함이 있을 수 있으며, 결함이 있는 메모리 셀을 포함하는 행은 일반적으로, 결함이 있는 행(또는 불량 행 또는 결함 행)으로 지칭될 수 있다. 결함이 있는 행은 정보를 저장할 수 없고/없거나 그렇지 않으면, 메모리 디바이스에 액세스할 수 없게 될 수 있다. 일부 경우에, 메모리는 메모리 디바이스가 패키징된(예컨대, 칩 패키지로 밀봉됨) 후에 결함이 생길 수 있다(및/또는 결함이 있는 것으로 식별될 수 있음). 메모리 디바이스는 결함이 있는 행을 해결하기 위해 하나 이상의 유형의 포스트 패키지 복구(PPR) 동작을 수행할 수 있다.
예를 들면, 메모리 뱅크는 일반적으로, 중복 행으로 지칭될 수 있는 메모리의 다수의 부가적인 행을 포함할 수 있다. 복구 동작 동안, 결함이 있는 행과 연관된 행 주소가 재지향될 수 있어서 그것이 대신에 중복 행 중 하나와 연관되게 한다. 일부 동작 모드에서, 복구 동작은 하드(또는 영구) 복구 동작일 수 있으며, 여기서 업데이트된 행 주소 정보는 비휘발성 형태로 메모리에 저장된다(예컨대, 심지어 메모리 디바이스의 동작이 정지될 때 유지되는 방식으로 저장됨). 예를 들면, 메모리 디바이스는 영구적으로 변경될 수 있는 상태를 가질 수 있는(예컨대, 퓨즈/안티퓨즈가 "끊어진" 때) 퓨즈(및/또는 안티퓨즈)를 포함할 수 있는 퓨즈 뱅크를 포함할 수 있다. 퓨즈 뱅크의 퓨즈/안티퓨즈의 상태는 부분적으로, 어떤 주소가 메모리의 어떤 행과 연관되는지를 결정할 수 있다. 퓨즈/안티퓨즈를 끊는 것은 시간 및 전력 둘 모두가 집약적일 수 있고, 따라서 비영구적 복구를 테스트하기 위해, 휘발성 메모리를 사용하여 복구를 수행하는 것이 바람직할 수 있다. 게다가, 복구 동작과 연관된 로직을 메모리 뱅크와 연관된 로직 회로 외부로 이동시키는 것이 바람직할 수 있다.
본 발명은 일반적으로, 소프트 포스트 패키지 복구(SPPR)에 관한 것이다. SPPR 동작에서, 복구 동작 동안 업데이트된 주소를 저장하기 위해 사용될 수 있는 휘발성 메모리 소자의 세트(예를 들면, 래치 뱅크에 구성된 래치 회로)가 존재할 수 있다. 메모리 디바이스는 메모리 뱅크에 결합되는 퓨즈 로직 회로를 포함할 수 있다. 퓨즈 로직은 퓨즈 어레이와 행 래치 사이의 퓨즈 버스를 모니터링할 수 있고, 이후의 SPPR 복구를 위해 휘발성 메모리 요소의 퓨즈 어레이에 퓨즈의 그룹에 대한 주소(퓨즈 대역 주소)를 저장할 수 있다. 퓨즈 로직은 휘발성 메모리 소자의 퓨즈 뱅크 주소를 퓨즈 버스의 데이터와 비교할 수 있고, SPPR 복구를 수행하기 위해 그 비교에 기초하여 퓨즈 버스의 주소를 변경할 수 있다. 이 방식으로, 퓨즈 로직 회로는 휘발성 메모리 소자에 주소를 저장하고 그 저장된 주소에 기초하여 퓨즈 버스를 따라 주소를 변경함으로써 SPPR 동작을 수행할 수 있다.
도 1은 본 발명의 적어도 하나의 실시형태에 따른 반도체 디바이스의 블록도이다. 반도체 디바이스(100)는 단일 반도체 칩에 집적된 DRAM 디바이스와 같은 반도체 메모리 디바이스일 수 있다.
반도체 디바이스(100)는 메모리 어레이(118)를 포함한다. 메모리 어레이(118)는 복수의 메모리 뱅크를 포함하는 것으로서 도시된다. 도 1의 실시형태에서, 메모리 어레이(118)는 8개의 메모리 뱅크(BANK0 내지 BANK7)를 포함하는 것으로서 도시된다. 더 많거나 더 적은 뱅크가 다른 실시형태의 메모리 어레이(118)에 포함될 수 있다. 각각의 메모리 뱅크는 복수의 워드 라인(WL), 복수의 비트 라인(BL 및 /BL), 및 복수의 워드 라인(WL)과 복수의 비트 라인(BL 및 /BL)의 교차 지점에 배열된 복수의 메모리 셀(MC)을 포함한다. 워드 라인(WL)의 선택은 행 디코더(108)에 의해 수행되고 비트 라인(BL 및 /BL)의 선택은 열 디코더(110)에 의해 수행된다. 도 1의 실시형태에서, 행 디코더(108)는 각각의 메모리 뱅크에 대한 각각의 행 디코더를 포함하고 열 디코더(110)는 각각의 메모리 뱅크에 대한 각각의 열 디코더를 포함한다. 비트 라인(BL 및 /BL)은 각각의 감지 증폭기(SAMP)에 결합된다. 비트 라인(BL 또는 /BL)으로부터의 판독된 데이터는 감지 증폭기(SAMP)에 의해 증폭되고, 상보적 로컬 데이터 라인(LIOT/B), 전송 게이트(TG), 및 상보적 메인 데이터 라인(MIOT/B)을 통해 판독/기록 증폭기(120)로 전송된다. 반대로, 판독/기록 증폭기(120)로부터 출력된 기록 데이터는 상보적 메인 데이터 라인(MIOT/B), 전송 게이트(TG), 및 상보적 로컬 데이터 라인(LIOT/B)을 통해 감지 증폭기(SAMP)로 전송되고, 비트 라인(BL 또는 /BL)에 결합된 메모리 셀(MC)에 기록된다.
디바이스는 또한, 메모리 어레이(118)의 주소에 관한 정보를 저장할 수 있는 복수의 비휘발성 저장 소자를 포함하는 퓨즈 어레이(125)를 포함한다. 퓨즈 어레이(125)는 퓨즈 또는 안티퓨즈와 같은 비휘발성 저장 소자를 포함한다. 각각의 퓨즈는 그것이 전도성인 경우 제1 상태에 있을 수 있으며, 대신에 퓨즈를 절연시키기 위해 '끊어질' 수 있다. 각각의 안티퓨즈는 그것이 대신에 안티퓨즈를 전도성으로 만들기 위해 끊어질 때까지, 비전도성인 제1 상태에 있을 수 있다. 각각의 퓨즈/안티퓨즈는 그것이 끊어질 때 영구적으로 변경될 수 있다. 각각의 퓨즈/안티퓨즈는 그것이 끊어지기 전에 하나의 상태에 있고 끊어진 후에 영구적으로 제2 상태에 있는 비트인 것으로 간주될 수 있다. 예를 들면, 퓨즈는 그것이 끊어지기 전의 논리 로우 및 그것이 끊어진 후의 논리 하이를 표현할 수 있고, 안티퓨즈는 그것이 끊어지기 전의 논리 하이 및 그것이 끊어진 후의 논리 로우를 표현할 수 있다.
퓨즈/안티퓨즈의 특정 그룹은 퓨즈 뱅크 주소(FBA)에 의해 표현될 수 있으며, 이는 퓨즈 어레이(125) 내의 그룹에서 퓨즈/안티퓨즈의 각각의 물리적 위치를 명시할 수 있다. 특정한 FBA와 연관된 퓨즈/안티퓨즈의 그룹은 결과적으로, 메모리 어레이(118)의 하나 이상의 메모리 셀과 연관된 주소를 인코딩할 수 있다. 예를 들면, 퓨즈/안티퓨즈의 그룹은 행 주소를 표현할 수 있다. 퓨즈 어레이(125)의 주소 정보는 퓨즈 버스(FB 및 xFB)(128)를 따라 행 래치(119)로 '스캔' 아웃될 수 있다. 각각의 행 래치(119)는 메모리 어레이(118)의 특정한 워드라인과 연관될 수 있다. 일부 실시형태에서, 메모리 어레이(118)의 중복 행(예컨대, 복구 동작에 사용하기 위해 지정된 행)만이 행 래치(119) 중 하나와 연관될 수 있다. 퓨즈/안티퓨즈의 주어진 그룹에 저장된 주소는 퓨즈 어레이(125)로부터 퓨즈 버스(128)를 따라 스캔 아웃될 수 있고, 특정한 행 래치(119)에 의해 래치될 수 있다. 이 방식으로, 퓨즈 어레이(125)에 저장된 주소는 메모리 어레이(118)의 특정한 행과 연관될 수 있다. 행 래치(119)에 저장된 주소는 그 다음, 행 래치(119)와 연관된 워드라인에 액세스 명령을 보낼 수 있다.
퓨즈 로직 회로(126)는 퓨즈 버스(128)를 따라 배치될 수 있다. 퓨즈 로직 회로(126)는 퓨즈 어레이(125)를 변경하기 위해 사용될 수 있는 포스트 패키지 복구(PPR) 회로(예컨대, 하드 PPR 회로)를 포함할 수 있다. 예를 들면, PPR 회로는 퓨즈 어레이의 퓨즈/안티퓨즈가 행을 '복구'하기 위해 끊어진 경우, 하드 복구를 수행할 수 있다. 본 명세서에서 더 상세히 설명된 바와 같이, 퓨즈 로직 회로(126)는 또한, 비영구적 복구를 행하기 위해 사용될 수 있는 소프트소프트 PPR 회로(SPPR 회로) 및 휘발성 메모리 소자를 포함할 수 있다. 퓨즈 로직 회로(126)는 퓨즈 버스(128)를 따라 데이터를 모니터링할 수 있고 변경된 퓨즈 버스(xFB)를 제공하기 위해 데이터를 선택적으로 변경할 수 있다.
메모리의 결함이 있는 메모리 행과 연관된 행 주소(RA)는 퓨즈 로직 회로(126)에 제공될 수 있다. 퓨즈 로직 회로(126)는 SPPR 동작을 수행하도록 명령될 수 있다. SPPR 동작의 스캔 모드 동안, 퓨즈 로직 회로(126)는 복구된 메모리 주소(일반적으로 개방 퓨즈 뱅크로 지칭됨)와 아직 연관되지 않은 퓨즈 뱅크의 위치를 찾기 위해 퓨즈 어레이(125)를 '스캔'할 수 있다. 개방 퓨즈 뱅크와 연관된 주소(예컨대, 개방 퓨즈 뱅크 주소)는 그 다음, 퓨즈 로직 회로(126)의 휘발성 메모리 소자의 세트(예컨대, 래치 뱅크) 중 하나에 저장될 수 있다. 스캔 모드 동안, 퓨즈 로직 회로(126)는 또한, 메모리의 중복 행이 자체적으로, 메모리의 결함이 있는 메모리 행인지를 결정하는 것과 같은 다른 동작을 수행할 수 있다. 중복 메모리의 식별된 결함이 있는 행은 또한, 퓨즈 로직 회로(126)의 래치 뱅크(또는 제2 래치 뱅크)에 저장될 수 있다.
일부 실시형태에서, 다수의 주소가 래치 뱅크에 저장되면(예컨대, 이전 SPPR 동작으로부터), 퓨즈 로직 회로(126)는 시프트 동작을 수행할 수 있고, 여기서 래치 뱅크(들)의 주소는 현재 주소(예컨대, 가장 최근에 저장된 개방 퓨즈 뱅크 주소 및/또는 불량 중복 주소)가 1차 래치 회로에 있을 때까지 시프트될 수 있다. 시프트 동작 동안 시프트의 양은 다수의 이전 SPPR 동작을 추적할 수 있는 카운트 제어 회로에 기초할 수 있다. 일부 실시형태에서, 개방 퓨즈 뱅크의 주소를 유지하는 제1 1차 래치 및 결함이 있는 중복 행의 주소를 유지하는 제2 1차 래치가 존재할 수 있다.
퓨즈 로직 회로(126)는 또한, 퓨즈 로직 회로(126)가 메모리의 행 래치(119)에 저장된 주소 정보를 변경하는 '소프트 전송' 동작을 수행할 수 있다. 행 래치(119)의 각각은 주어진 행 래치(119)와 연관된 물리적 행과 연관된 행 주소를 저장할 수 있다. 행 래치(119)의 주소는 그 다음, 어떤 물리적 행이 주어진 주소와 연관되는지를 결정하기 위해 동작 동안 사용될 수 있다. 소프트 전송 동작 동안, 퓨즈 로직 회로(126)는 퓨즈 버스(128)에서 보내진 주소를 1차 래치(들)에 저장된 주소(들)와 비교할 수 있다. 매치가 존재할 때, 멀티플렉서는 보내지는 주소를 변경하고 변경된 주소로 하여금 대신에 행 래치(119)에 래치되도록 할 수 있다. 예를 들면, 메모리의 결함이 있는 행과 연관된 행 주소는 1차 래치 회로의 개방 퓨즈 뱅크와 연관된 행 래치(119)에 제공될 수 있다. 이것은 행 주소가 그것이 이전에 연관되었던 결함이 있는 행 대신에 개방 퓨즈 뱅크와 연관된 중복 행과 이제 연관되도록 행 주소(RA)를 복구할 수 있다. 주소가 결함이 있는 중복 행과 연관되는 경우, 결함이 있는 중복 행 주소의 주소는 그것을 디스에이블링된 것으로서 표시하도록 변경될 수 있다.
이 방식으로, 휘발성 메모리 소자는 메모리의 행을 비영구적으로 복구하기 위해 사용될 수 있다. SPPR 동작을 수행하기 위한 로직 회로는 퓨즈 로직 회로(126)에 위치될 수 있으며, 이는 공간 절약을 제공할 수 있는데, 이는 퓨즈 로직 회로(126)가 뱅크 로직 회로와 같은, 메모리 어레이(118)와 연관된 로직 회로보다 메모리 디바이스(100)의 덜 혼잡한 영역에 있을 수 있기 때문이다. 게다가, 1차 래치의 주소에 대한 비교가 행해지도록 시프트 연산을 사용하는 것은 비교기 회로의 수를 감소시킬 수 있으며, 이는 결과적으로 퓨즈 로직 회로의 복잡성 및 크기를 감소시킬 수 있다. 게다가, 개방 퓨즈 뱅크가 스캔되고 식별되기 때문에, 포스트 패키지 복구 동작을 위해 중복 행이 구체적으로 지정될 필요가 없을 수 있다. 특정 횟수의 SPPR 동작 후에, 퓨즈 로직 회로(126)는 하나 이상의 하드 PPR 동작을 수행할 수 있고 퓨즈 어레이(125)에 대한 영구적인 변경을 행할 수 있다. 일부 실시형태에서, 하드 PPR은 SPPR 동작 동안 이루어진 복구에 기초할 수 있다.
반도체 디바이스(100)는 명령 및 주소, 및 CS 신호를 수신하기 위한 명령 및 주소 버스에 결합된 명령 및 주소(C/A) 단자, 클록(CK 및 /CK)을 수신하기 위한 클록 단자, 데이터를 제공하기 위한 데이터 단자(DQ), 및 전원 전위(VDD 및 VSS, VDDQ, 및 VSSQ)를 수신하기 위한 전원 단자를 포함하는 복수의 외부 단자를 이용할 수 있다.
클록 단자에는 입력 회로(112)에 제공되는 외부 클록(CK 및 /CK)이 공급된다. 외부 클록은 상보적일 수 있다. 입력 회로(112)는 CK 및 /CK 클록에 기초하여 내부 클록(ICLK)을 생성한다. ICLK 클록은 명령 디코더(110)에 및 내부 클록 생성기(114)에 제공된다. 내부 클록 생성기(114)는 ICLK 클록에 기초하여 다양한 내부 클록(LCLK)을 제공한다. LCLK 클록은 다양한 내부 회로의 타이밍 동작을 위해 사용될 수 있다. 내부 데이터 클록(LCLK)은 입력/출력 회로(122)에 포함된 회로의 동작을 타이밍하기 위해 입력/출력 회로(122)에 예를 들면, 기록 데이터의 수신을 타이밍하기 위해 데이터 수신기에 제공된다.
C/A 단자에는 메모리 주소가 공급될 수 있다. C/A 단자에 공급된 메모리 주소는 명령/주소 입력 회로(102)를 통해 주소 디코더(104)로 전송된다. 주소 디코더(104)는 주소를 수신하고 디코딩된 행 주소(XADD)를 행 디코더(108)에 공급하며 디코딩된 열 주소(YADD)를 열 디코더(110)에 공급한다. 주소 디코더(104)는 또한, 디코딩된 뱅크 주소(BADD)를 공급할 수 있고, 이는 디코딩된 행 주소(XADD) 및 열 주소(YADD)를 포함하는 메모리 어레이(118)의 뱅크를 나타낼 수 있다. C/A 단자에는 명령이 공급될 수 있다. 명령의 예는 다양한 동작의 타이밍을 제어하기 위한 타이밍 명령, 판독 동작을 수행하기 위한 판독 명령 및 기록 동작을 수행하기 위한 기록 명령과 같은, 메모리에 액세스하기 위한 액세스 명령뿐만 아니라, 다른 명령 및 동작을 포함한다. 액세스 명령은 액세스될 메모리 셀(들)을 나타내기 위해 하나 이상의 행 주소(XADD), 열 주소(YADD), 및 뱅크 주소(BADD)와 연관될 수 있다.
명령은 명령/주소 입력 회로(102)를 통해 명령 디코더(106)에 내부 명령 신호로서 제공될 수 있다. 명령 디코더(106)는 동작을 수행하기 위한 다양한 내부 신호 및 명령을 생성하기 위해 내부 명령 신호를 디코딩하는 회로를 포함한다. 예를 들면, 명령 디코더(106)는 워드 라인을 선택하기 위한 행 명령 신호 및 비트 라인을 선택하기 위한 열 명령 신호를 제공할 수 있다.
디바이스(100)는 행 활성화 명령(ACT)인 액세스 명령을 수신할 수 있다. 행 활성화 명령(ACT)이 수신될 때, 뱅크 주소(BADD) 및 행 주소(XADD)에는 행 활성화 명령(ACT)이 적시에 공급된다.
디바이스(100)는 판독 명령인 액세스 명령을 수신할 수 있다. 판독 명령이 수신될 때, 뱅크 주소(BADD) 및 열 주소(YADD)에는 판독 명령이 적시에 공급되고, 행 주소(XADD) 및 열 주소(YADD)에 대응하는 메모리 어레이(118)의 메모리 셀로부터 판독 데이터가 판독된다. 예를 들면, 행 디코더는 XADD와 매칭하는 주소를 갖는 행 래치(119)와 연관된 워드라인에 액세스할 수 있다. 판독 명령은 내부 명령을 제공하는 명령 디코더(106)에 의해 수신되어 메모리 어레이(118)로부터의 판독 데이터가 판독/기록 증폭기(120)에 제공되게 한다. 행 디코더(108)는 주소(XADD)를 행 래치(119)에 저장된 주소와 매칭시킬 수 있고, 그 다음 그 행 래치(119)와 연관된 물리적 행에 액세스할 수 있다. 판독된 데이터는 입력/출력 회로(122)를 통해 데이터 단자(DQ)로부터 외부로 출력된다.
디바이스(100)는 기록 명령인 액세스 명령을 수신할 수 있다. 기록 명령이 수신될 때, 뱅크 주소(BADD) 및 열 주소(YADD)에는 기록 명령이 적시에 공급되고, 데이터 단자(DQ)에 공급된 기록 데이터는 행 주소 및 열에 대응하는 메모리 어레이(118)의 메모리 셀에 기록된다. 기록 명령은 내부 명령을 제공하는 명령 디코더(106)에 의해 수신되어 입력/출력 회로(122)에서 데이터 수신기에 의해 기록 데이터가 수신되게 한다. 행 디코더(108)는 주소(XADD)를 행 래치(119)에 저장된 주소와 매칭시키고, 그 다음 그 행 래치(119)와 연관된 물리적 행에 액세스할 수 있다. 입력/출력 회로(122)의 데이터 수신기에 의한 기록 데이터의 수신을 타이밍하기 위해 기록 클록이 또한, 외부 클록 단자에 제공될 수 있다. 기록 데이터는 입력/출력 회로(122)를 통해 판독/기록 증폭기(120)에 공급되고, 판독/기록 증폭기(120)에 의해 메모리 셀(MC)에 기록되도록 메모리 어레이(118)에 공급된다.
디바이스(100)는 또한, 디바이스로 하여금 자동 리프레시 동작을 수행하게 하는 명령을 수신할 수 있다. 리프레시 신호(AREF)는 명령 디코더(106)가 자동 리프레시 명령을 나타내는 신호를 수신할 때 활성화되는 펄스 신호일 수 있다. 일부 실시형태에서, 자동 리프레시 명령은 외부적으로 메모리 디바이스(100)에 발행될 수 있다. 일부 실시형태에서, 자동 리프레시 명령은 디바이스의 구성요소에 의해 주기적으로 생성될 수 있다. 일부 실시형태에서, 외부 신호가 자가 리프레시 엔트리 명령을 나타낼 때, 리프레시 신호(AREF)는 또한 활성화될 수 있다. 리프레시 신호(AREF)는 명령 입력 직후에 한번 활성화될 수 있고, 이후에 원하는 내부 타이밍에서 주기적으로 활성화될 수 있다. 따라서, 리프레시 동작이 자동으로 계속될 수 있다. 자가 리프레시 종료 명령은 리프레시 신호(AREF)의 자동 활성화로 하여금 중지하게 하고 IDLE 상태로 복귀하게 할 수 있다.
리프레시 신호(AREF)는 리프레시 주소 제어 회로(116)에 공급된다. 리프레시 주소 제어 회로(116)는 리프레시 행 주소(RXADD)에 의해 표시된 워드라인(WL)을 리프레시할 수 있는 행 디코더(108)에 리프레시 행 주소(RXADD)를 공급한다. 리프레시 주소 제어 회로(116)는 리프레시 동작의 타이밍을 제어할 수 있고, 리프레시 주소(RXADD)를 생성하고 제공할 수 있다. 리프레시 주소 제어 회로(116)는 리프레시 주소(RXADD)의 상세(예컨대, 리프레시 주소가 산출되는 방법, 리프레시 주소의 타이밍)를 변경하도록 제어될 수 있거나, 내부 로직에 기초하여 동작할 수 있다. 일부 실시형태에서, 리프레시 주소 제어 회로(116)는 메모리 어레이(118)의 워드라인이 순서대로 리프레시되는 자동 리프레시 동작, 및 메모리의 특정 워드라인이 자동 리프레시 동작으로부터 순서가 바뀐 리프레시에 대해 타겟팅(targetting)되는 타겟팅된 리프레시 동작 둘 모두를 수행할 수 있다.
전원 단자에는 전원 전위(VDD 및 VSS)가 공급된다. 전원 전위(VDD 및 VSS)는 내부 전압 생성기 회로(124)에 공급된다. 내부 전압 생성기 회로(124)는 전원 단자에 공급된 전원 전위(VDD 및 VSS)에 기초하여 다양한 내부 전위(VPP, VOD, VARY, VPERI, 등)를 생성한다. 내부 전위(VPP)는 주로 행 디코더(108)에서 사용되고, 내부 전위(VOD 및 VARY)는 메모리 어레이(118)에 포함된 감지 증폭기(SAMP)에서 주로 사용되며, 내부 전위(VPERI)는 많은 주변 회로 블록에서 사용된다.
전원 단자에는 또한, 전원 전위(VDDQ 및 VSSQ)가 공급된다. 전원 전위(VDDQ 및 VSSQ)는 입력/출력 회로(122)에 공급된다. 전원 단자에 공급된 전원 전위(VDDQ 및 VSSQ)는 본 발명의 일 실시형태에서 전원 단자에 공급된 전원 전위(VDD 및 VSS)와 동일한 전위일 수 있다. 전원 단자에 공급된 전원 전위(VDDQ 및 VSSQ)는 본 발명의 또 다른 실시형태에서 전원 단자에 공급된 전원 전위(VDD 및 VSS)와 상이한 전위일 수 있다. 전원 단자에 공급된 전원 전위(VDDQ 및 VSSQ)는 입력/출력 회로(122)를 위해 사용되어 입력/출력 회로(122)에 의해 생성된 전원 잡음이 다른 회로 블록으로 전파되지 않게 한다.
도 2는 본 발명의 일 실시형태에 따른 메모리 디바이스를 표현하는 블록도이다. 도 2는 메모리 어레이(200)를 통한 한 쌍의 퓨즈 어레이(225a 및 225b)로부터의 퓨즈 버스(228)의 송신 경로를 도시한다. 일부 실시형태에서, 메모리 어레이(200)는 도 1의 메모리 어레이(118)의 일 구현일 수 있다. 그러나, 메모리 어레이(200)는 메모리 어레이(118)를 참조하여 이전에 설명된 8개의 뱅크보다는 16개의 뱅크(230)를 포함한다. 16개의 뱅크(230)는 각각 4개의 뱅크(230)의 4개의 뱅크 그룹(BG0 내지 BG3)으로 구성된다. 뱅크(230)의 각각은 행 래치(219) 및 열 래치(232)의 세트와 연관된다.
주소는 퓨즈 어레이(225a-b)로부터 퓨즈 버스(228)를 따라 스캔 아웃될 수 있다. 도 2의 특정한 실시형태에서, 한 쌍의 퓨즈 어레이(225a 및 225b)가 존재할 수 있다. 퓨즈 어레이(225a)는 행 주소의 제1 부분에 대한 주소 정보를 저장하기 위해 일반적으로 사용될 수 있는 안티퓨즈의 세트를 포함할 수 있다. 퓨즈 어레이(225b)는 행 주소의 제2 부분에 대한 주소 정보를 저장하기 위해 일반적으로 사용될 수 있는 퓨즈의 세트를 포함할 수 있다. 일부 실시형태에서, 행 주소는 주소에 할당된 수치에 기초하여 제1 부분과 제2 부분 사이에서 분할될 수 있다. 예를 들면, 주소는 수치에 의해 정렬될 수 있고, 더 작은 값을 갖는 행 주소는 퓨즈 어레이(225a)에 할당될 수 있고, 더 큰 값을 갖는 행 주소는 퓨즈 어레이(225b)에 할당될 수 있다. 주소의 값이 이진법의 수로서 표현될 수 있기 때문에, 높은 값을 갖는 수에 대해, 수의 대부분의 비트는 높은 논리 레벨에 있을 수 있고, 낮은 값을 갖는 수는 낮은 논리 레벨에서 대부분의 비트를 가질 수 있다. 따라서, 높은 논리 레벨로 초기 설정되는 퓨즈를 포함하는 퓨즈 어레이(225b)에 높은 값 주소 및 낮은 논리 레벨로 초기 설정되는 안티퓨즈를 포함하는 퓨즈 어레이(225a)에 낮은 값 주소를 저장하는 것이 더 효율적일 수 있다. 따라서, 퓨즈 어레이(225b)에 할당된 높은 값 주소는 그것이 안티퓨즈가 퓨즈 어레이(225a)에서 끊어지도록 요구할 것보다 더 적은 퓨즈가 끊어지도록 요구할 수 있다.
일부 실시형태에서, 퓨즈 어레이(225a)는 안티퓨즈를 포함할 수 있고, 비반전 퓨즈 어레이일 수 있고(안티퓨즈의 초기 설정 값이 낮은 논리 레벨이기 때문에) 퓨즈 어레이(225b)는 퓨즈를 포함하며 반전 퓨즈 어레이일 수 있다. 반전 퓨즈 어레이(225b)에 기초하여 주소를 제공하기 전에 주소를 '반전'(예컨대, 낮은 논리 레벨을 높은 논리 레벨로 및 그 반대로 교환함)하는 것이 필요할 수 있다.
퓨즈 어레이(225a 및 225b)의 구성이 일 예시적인 구현으로서 본 명세서에서 계속 논의될 것이지만, 퓨즈 어레이(들)에서 주소를 구성하는 다른 방법이 다른 실시형태에서 사용될 수 있다는 것을 이해해야 한다. 예를 들면, 단일 퓨즈 어레이는 퓨즈만, 안티퓨즈만, 또는 이의 혼합과 함께 사용될 수 있다.
전송 동작 동안, 퓨즈 어레이(225a-b)는 퓨즈 버스(228)를 따라 퓨즈 어레이(225a-b)에 저장된 행 주소를 보낼 수 있다. 퓨즈 어레이(225a-b)는 본 명세서에서 더 논의되는 바와 같이, SPPR 동작의 스캔 모드의 일부로서 전송 동작을 시작할 수 있다. 도 2의 특정한 실시형태에서, 전송 동작 동안, 퓨즈 로직 회로(226)는 퓨즈 어레이(225a)로부터 퓨즈 버스 부분(227a)을 따르는 주소의 일부, 및 퓨즈 어레이(225b)로부터 퓨즈 버스 부분(227b)을 따르는 주소의 일부를 수신할 수 있다. 퓨즈 로직 회로(226)는 제1 퓨즈 버스 부분(227a) 또는 제2 퓨즈 버스 부분(227b)으로부터의 주소가 퓨즈 버스(228)를 따라 제공되는지의 여부를 교번함으로써 퓨즈 버스(228)에 주소를 조합할 수 있다. 명료성을 위해, 퓨즈 버스 부분(227a)을 따라 제공된 주소는 '짝수' 주소로 지칭될 수 있고 퓨즈 버스 부분(227b)을 따라 제공된 주소는 '홀수' 주소로 지칭될 수 있다. 짝수 및 홀수 주소가 주소가 저장되는 퓨즈 어레이(225a-b)를 언급하며, 퓨즈 버스 부분(227a-b) 둘 모두가 짝수 및 홀수 둘 모두인 수치를 갖는 주소를 포함할 수 있음을 이해해야 한다.
이전에 설명된 바와 같이, 퓨즈 로직 회로(226)는 퓨즈 버스(228)를 따라 데이터를 제공할 수 있다. 퓨즈 로직 회로(226)는 퓨즈 버스 부분(227a)으로부터 짝수 주소를 제공하는 것과 퓨즈 버스(228)를 따라 퓨즈 버스 부분(227b)으로부터 홀수 주소를 제공하는 것 사이에서 교번할 수 있다. 퓨즈 로직 회로(226)는 또한, 퓨즈 버스의 데이터에 기초하여 하나 이상의 동작을 수행할 수 있다. 예를 들면, 복구 동작 동안, 퓨즈 로직(226)은 특정한 주소의 값이 퓨즈 버스(228)를 지나 스트리밍할 때 특정한 주소의 값을 변경할 수 있다.
퓨즈 로직 회로(226)를 떠난 후에, 퓨즈 버스(228)는 하나 이상의 옵션 회로(240)를 통해 데이터를 전달할 수 있다. 옵션 회로(240)는 퓨즈 버스(228)를 따른 주소와 상호작용할 수 있는 메모리의 다양한 설정을 포함할 수 있다. 예를 들면, 옵션 회로(240)는 테스트 모드 및 전원 퓨즈와 같은 퓨즈 설정을 포함할 수 있다. 퓨즈 어레이(225a-b)에 저장된 데이터는 옵션 회로(240)에 의해 래치되고/되거나 판독될 수 있고, 옵션 회로는 그 다음, 퓨즈 버스(228)를 따라 제공된 옵션 데이터에 기초하여 메모리의 하나 이상의 속성을 결정할 수 있다.
옵션 회로(240)를 통과한 후에, 퓨즈 버스(228)는 메모리 뱅크(230)의 전부에 대한 열 래치(232)를 통과하기 전에 메모리 뱅크(230)의 전부에 대한 행 래치(229)를 통과할 수 있다. 퓨즈 버스(228)를 따라 데이터(주소 데이터를 포함함)를 제공할 뿐만 아니라, 퓨즈 로직 회로(226)는 또한, 퓨즈 버스(228)를 따라 하나 이상의 선택 신호를 제공할 수 있다. 선택 신호는 퓨즈 버스를 따라 데이터의 특정한 패킷과 연관될 수 있고, 어떤 회로가 퓨즈 버스(228)를 따라 데이터의 특정한 패킷과 연관되는지를 결정할 수 있다. 예를 들면, 행 래치 선택 신호가 활성 상태에 있으면, 그것은 데이터의 패킷이 행 래치(229)에 저장되어야 함을 나타낼 수 있다. 일부 실시형태에서, 이것은 행 래치(229)에 이미 저장된 주소를 퓨즈 버스(228)로부터의 주소로 재기록할 수 있다. 데이터의 패킷(예컨대, 뱅크 그룹 선택 신호, 뱅크 선택 신호, 등)을 저장하도록 의도되는 특정 행 래치(229)의 특정한 위치를 명시하기 위해 또 다른 선택 신호가 사용될 수 있다.
퓨즈 버스(228)의 데이터를 모니터링하고, 특정 선택 신호를 제공하며, 퓨즈 버스(228)의 특정 데이터를 선택적으로 변경함으로써, 퓨즈 로직 회로(226)는 메모리에 대한 다양한 복구 동작을 수행할 수 있다.
도 3은 본 발명의 일 실시형태에 따른 퓨즈 로직 회로를 묘사하는 블록도이다. 일부 실시형태에서, 퓨즈 로직 회로(300)는 도 1의 퓨즈 로직 회로(126) 및/또는 도 2의 퓨즈 로직 회로(226)를 구현하기 위해 사용될 수 있다. 퓨즈 로직 회로(300)는 소프트소프트 포스트 패키지 복구(SPPR) 동작을 수행하기 위해 사용될 수 있다. SPPR 동작은 메모리의 불량 행(예컨대, 메모리의 결함이 있는 행)의 행 주소(RA)를 수신하는 것을 포함할 수 있다. SPPR 동작 동안, 퓨즈 로직 회로는 스캔 모드 동작을 수행하고 RA 자체가 불량 중복 행을 나타내는, 이전 복구에 사용된 중복 행인지를 결정할 수 있으며 또한, 중복 메모리의 개방(예컨대, 사용되지 않은) 행을 검색할 수 있다. 퓨즈 로직 회로(300)는 그 다음, 소프트 전송 동작을 수행하고 식별된 불량 중복 행을 디스에이블링하며 행 주소(RA)를 중복 메모리의 사용되지 않은 행에 할당함으로써 행 주소(RA)를 복구할 수 있다.
퓨즈 로직(300)은 일반적으로, 불량 중복 로직 회로(342)로 지칭될 수 있는 제1 로직 회로(342) 및 일반적으로, 불량 중복 래치 뱅크(348)로 지칭될 수 있는 래치의 제1 뱅크(348)를 포함한다. 불량 중복 래치 뱅크(348)는 하나 이상의 래치 회로(예컨대, 불량 중복 래치)(350)를 포함하며, 이는 불량 중복 로직(342)에 의해 표시된 바와 같이 불량 중복 행(예컨대, 이제 그들 자신이 결함이 있는 복구를 위해 사용된 중복 행)과 연관된 퓨즈 뱅크 주소(FBA)를 저장할 수 있다. 불량 중복 래치 뱅크(348)는 불량 중복 래치(350) 중 하나로부터의 불량 중복 주소(Hit1FBA)를 SPPR 디스에이블 회로(346)에 제공할 수 있고, 이는 제공된 주소에 기초하여 SPPR 동작을 수행할 수 있다.
퓨즈 로직(300)은 일반적으로, 개방 뱅크 로직 회로(344)로 지칭될 수 있는 제2 로직 회로(344) 및 일반적으로, 개방 주소 래치 뱅크(354)로 지칭될 수 있는 래치의 제2 뱅크(356)를 또한 포함한다. 개방 주소 래치 뱅크(354)는 하나 이상의 래치(예컨대, 개방 주소 래치)(356a 내지 356n)를 포함할 수 있으며, 이는 개방 주소 로직(344)에 기초하여 개방 주소(예컨대, 복구 동작을 위해 사용되지 않은 중복 행)와 연관된 퓨즈 뱅크 주소(FBA)를 저장할 수 있다. 개방 주소 래치 뱅크(354)는 개방 주소(Hit2FBA)를 SPPR 복구 회로(352)에 제공할 수 있고, 이는 제공된 주소에 기초하여 SPPR 동작을 수행할 수 있다.
도 3의 실시형태가 각각이 래치 회로(350 및 356)를 각각 포함하는 래치 뱅크(348 및 354)를 포함할 수 있지만, 다른 실시형태가 임의의 형태의 휘발성 저장 소자를 사용할 수 있다는 것을 이해해야 한다. 일부 실시형태에서, 퓨즈 로직 회로(300)는 불량 중복 주소 및 개방 뱅크 주소 둘 모두를 저장할 수 있는 단일 비휘발성 메모리 뱅크를 포함할 수 있다. 이러한 실시형태에서, 각각의 주소의 저장 및 검색을 관리하기 위해 부가적인 회로가 제공될 수 있다.
퓨즈 로직(300)은 또한, 개별적인 래치(350a-n 및 356a-n) 중 어느 것이 각각 주소를 저장하고/하거나 검색하기 위해 사용됨을 제어하기 위해 불량 중복 래치 뱅크(348) 및/또는 개방 주소 래치 뱅크(354)에 결합될 수 있는 카운트 제어 회로(358)를 포함할 수 있다. 퓨즈 로직 회로(300)는 또한, 퓨즈 어레이(예컨대, 도 1의 퓨즈 어레이(125))에 대해 하나 이상의 하드 복구 동작을 수행할 수 있는 하나 이상의 PPR 회로(360)를 포함할 수 있다. 일부 실시형태에서, PPR 회로(360)는 래치 뱅크(348 및/또는 354)에 저장된 주소 중 하나 이상에 기초하여 하드 PPR 동작을 수행할 수 있다.
퓨즈 로직 회로(300)는 하나 이상의 인에이블 신호(Enable)를 수신할 수 있다. 일부 실시형태에서, Enable 신호는 하나 이상의 외부 명령에 응답하여 명령 디코더(예컨대, 도 1의 명령 디코더(106))에 의해 제공될 수 있다. Enable의 상태는 SPPR 동작 동안 퓨즈 로직 회로(300)의 동작을 제어하기 위해 사용될 수 있다. 예를 들면, Enable은 SPPR 동작을 나타내기 위해 활성일 수 있는 전체 인에이블 신호를 포함할 수 있다. 개별적인 인에이블 신호는 도 6에 더 상세히 설명된 바와 같이 스캔 모드 동작, 시프트 모드 동작, 및 소프트 전송 모드 동작의 각각을 위해 사용될 수 있다. 일부 실시형태에서, 퓨즈 로직 회로(300)는 전체 인에이블 신호를 수신할 수 있고, 내부 로직은 SPPR 동작의 동작의 각각에 대한 인에이블 신호를 관리하기 위해 사용될 수 있다.
SPPR 동작 동안, 퓨즈 로직(300)은 퓨즈 어레이(예컨대, 도 1의 퓨즈 어레이(125) 및/또는 도 2의 퓨즈 어레이(225a-b))로부터 퓨즈 버스(FB)를 수신할 수 있다. 불량 중복 로직(342) 및 개방 로직(344)은 퓨즈 버스(FB)를 따라 데이터의 데이터를 검사할 수 있고, SPPR 디스에이블(346) 및 SPPR 복구 회로(352)는 퓨즈 버스의 데이터를 변경하고 업데이트된 퓨즈 버스 데이터 스트림(xFB)을 제공할 수 있다. 카운트 제어 회로(358)는 SPPR 동작이 수행될 때마다 증가하는 카운터를 포함할 수 있다. 카운트의 값은 주소를 저장할 래치 뱅크(348 및 352)의 래치를 결정하기 위해 사용될 수 있다. 일부 실시형태에서, 카운트 제어 회로(358)는 SPPR 동작이 종료될 때마다 카운터를 증가시킬 수 있다.
불량 중복 로직(342)은 메모리의 불량 행과 연관되는 행 주소(RA)를 수신할 수 있다. 행 주소(RA)는 래치 뱅크(348, 354) 중 어느 하나의 외부의, 퓨즈 로직 회로(300)의 래치 회로에 저장될 수 있다. 행 주소(RA)는 퓨즈 로직 외부로부터 제공될 수 있다. 예를 들면, 메모리 디바이스의 로직은 메모리의 불량 행을 식별하고, 메모리의 그 불량 행과 연관된 RA를 제공할 수 있다. 일부 실시형태에서, 외부 테스팅은 불량 행을 결정할 수 있고, RA는 외부 복구 명령의 일부로서 제공될 수 있다.
SPPR 동작은 퓨즈 버스를 따라 주소를 보내는 퓨즈 어레이를 수반할 수 있는 스캔 모드 동작을 포함할 수 있다. 스캔 모드 동안, 불량 중복 로직(342)은 RA를 FB를 따라 스트리밍되는 주소와 비교할 수 있다. 퓨즈 버스(FB)의 주소와 RA 사이의 매치는 RA가 메모리의 중복 행과 연관되고, 따라서 RA와 연관된 메모리의 중복 행 자체가 메모리의 불량 행임을 나타낼 수 있다. 불량 중복 로직(342)은 RA와 퓨즈 버스(FB)의 현재 주소 사이에 매치가 존재함을 나타내기 위해 활성 레벨에서 신호 매치를 제공할 수 있다.
불량 중복 래치 뱅크(348)는 신호 매치의 상태에 기초하여 퓨즈 뱅크 주소(FBA)를 저장할 수 있다. 매치가 활성 레벨에 있을 때, 현재 FBA는 불량 중복 래치 뱅크(348) 내의 개방 불량 중복 래치(350a 내지 350n)에 저장될 수 있다. 포인터는 래치(350a 내지 350n) 중 어느 것이 FBA를 저장하는 다음 래치인지를 나타낼 수 있다. 포인터는 카운트 제어 회로(358)의 상태에 기초할 수 있다. 저장된 FBA는 불량 중복 로직(342)에 의해 불량 중복으로서 식별된 주소와 연관될 수 있다.
게다가, 스캔 모드 동작 동안, 개방 주소 로직(344)은 퓨즈 버스(FB)에서 제공된 주소를 스캔하고 개방 퓨즈 뱅크를 검색할 수 있다. 개방 퓨즈 뱅크 주소는 아직 복구 동작의 일부로서 사용되지 않은 중복 행을 표현할 수 있다. 개방 주소 로직(344)은 퓨즈 버스(FB)의 현재 주소가 개방 주소임을 나타내기 위해 활성 상태에서 신호(Available)를 제공할 수 있다. Available이 활성 상태에 있을 때, 개방 주소 래치 뱅크(354)는 퓨즈 뱅크 주소(FBA) 값을 래치(356) 중 하나로 래치할 수 있다. 래치된 FBA는 개방 로직 회로(344)에 의해 식별된 개방 주소와 연관될 수 있다. FBA는 개방 주소 래치 뱅크(354)의 포인터에 의해 표시될 수 있는 개방 주소 퓨즈 뱅크(354)의 래치(356) 중 하나로 래치될 수 있다. 포인터는 카운트 제어 회로(358)에 저장된 값에 기초할 수 있다.
래치 뱅크(348 및 354)의 각각은 일반적으로 유사할 수 있고, 따라서 간결함을 위해, 래치 뱅크(348)만이 상세하게 설명될 것이다. 래치 뱅크(348)는 복수의 휘발성 저장 소자를 포함한다. 도 3의 실시형태에서, 휘발성 저장 소자의 각각은 래치 회로(350)일 수 있다. 래치 뱅크(348)는 래치(350) 중 어느 것이 다음 이용 가능한 래치인지를 나타내는 신호(및/또는 래치 뱅크(348)의 지점)를 제어할 수 있는 카운트 제어 회로(358)에 결합될 수 있다. 복수의 래치(350)의 각각은 퓨즈 뱅크 주소를 저장하고 저장된 퓨즈 뱅크 주소를 제공할 수 있다. 일부 실시형태에서, 복수의 래치 회로(350) 중 하나는 1차 래치 회로일 수 있고, 1차 래치 회로만이 래치 뱅크(348) 외부의 주소를 제공할 수 있다.
일부 실시형태에서, 퓨즈 로직 회로(300)는 선택적 시프트 모드 동작을 수행할 수 있다. 일부 실시형태에서, 공간 및/또는 전력을 절약하기 위해 및/또는 퓨즈 로직 회로(300)의 복잡성을 감소시키기 위해, 1차 불량 중복 래치(350) 및 1차 개방 주소 래치(356)만이 SPPR 디스에이블 회로(346) 및 SPPR 복구 회로(352)에 각각 결합될 수 있다. 시프트 모드 동작 동안, 래치 뱅크(348/354)의 상이한 래치(350/356) 사이에서 데이터가 시프트될 수 있어서 가장 최근에 래치된 퓨즈 뱅크 주소가 1차 래치에 저장되게 한다. 동작은 불량 주소 래치 뱅크(348) 및 개방 주소 래치 뱅크(354)에서 일반적으로 유사할 수 있으므로, 간략화를 위해 불량 중복 래치 뱅크에서의 동작만 상세히 설명될 것이다.
불량 중복 래치 뱅크(348)는 래치 회로(350) 중 일부 수(n)를 가질 수 있다. 제1 래치 회로(350)는 1차 래치일 수 있다. 일부 실시형태에서, 래치 회로(350)는 시프트 레지스터로 함께 구성될 수 있다. 래치 회로(350)의 각각은 불량 중복 로직 회로(342)의 이전 복구에 사용된 중복 메모리의 결함이 있는 행과 연관된 것으로서 식별된 퓨즈 뱅크 주소를 저장할 수 있다. 카운트 제어 회로(358)는 이미 발생한 SPPR 동작의 수를 나타낼 수 있다. i번째 SPPR 동작에서, i번째 래치 회로(350)에 저장된 FBA는 주소(Hit1FBA)로서 SPPR 디스에이블 회로(346)에 제공될 수 있다. 1차 래치에 저장된 주소만이 Hit1FBA로서 제공되므로, i번째 래치에 저장된 주소는 1차 래치로 이동되어야 한다. 카운트 제어 회로(358)의 값에 기초하여, i번째 래치의 주소는 1차 래치로 이동될 수 있다.
일단 스캔 모드(및 선택적인 시프트 모드)가 완료되면, 퓨즈 로직(300)은 불량 중복 퓨즈 뱅크(348) 및 개방 주소 퓨즈 뱅크(354) 각각에 의해 제공된 주소에 대해 디스에이블 및/또는 복구 동작이 수행되는 소프트 전송 동작을 수행할 수 있다. 소프트 전송 모드 동안, 퓨즈 어레이는 퓨즈 버스(FB)를 따라 주소를 다시 보내기 시작할 수 있다. 이 제2 전송은 일반적으로, SPPR 디스에이블 회로(346) 및 SPPR 복구 회로(352)가 불량 중복 로직 회로(342) 및 개방 주소 로직 회로(344) 대신에 활성일 수 있다는 점을 제외하고, 스캔 모드 동작 동안의 전송과 유사할 수 있다.
SPPR 디스에이블 회로(346)는 퓨즈 버스(FB)에서 스트리밍되고 있는 주소를 검사할 수 있다. 퓨즈 버스(FB)의 주소는 불량 중복 래치 뱅크(348)에 의해 제공된 주소(Hit1FBA)와 비교될 수 있다. FB의 주소와 Hit1FBA 사이의 매치는 FB의 현재 주소가 이전에 식별된 불량 중복 행임을 나타낼 수 있다. SPPR 디스에이블 회로(346)는 FB의 주소를 변경하고 퓨즈 버스(xFB)의 업데이트된 주소를 제공할 수 있다. 특히, SPPR 디스에이블 회로(346)는 식별된 불량 중복 행인 Hit1FBA와 매칭하는 주소를 디스에이블링할 수 있다. 예를 들면, 하나의 실시형태에서, SPPR 디스에이블 회로(346)는 업데이트된 퓨즈 버스(xFB)를 따라 주소의 인에이블 비트를 제공하기 전에 이의 상태를 변경할 수 있다. SPPR 디스에이블 회로(346)는 또한, 디스에이블된 행 주소가 행 래치에 의해 래치되도록, 식별된 불량 중복 행과 연관된 행 래치를 매칭하는 선택 신호를 제공할 수 있다.
SPPR 복구 회로(352)는 퓨즈 버스(FB)에서 스트리밍되고 있는 주소를 검사하고 이를 개방 주소 래치 뱅크(354)에 의해 제공된 퓨즈 버스 주소(Hit2FBA)와 비교할 수 있다. 매치는 퓨즈 버스(FB)의 현재 주소가 스캔 모드 동안 개방 로직 회로(344)에 의해 이전에 결정된 바와 같은 개방 주소에 대응함을 나타낼 수 있다. 매치가 존재하는 경우, SPPR 복구 회로(352)는 제공된 행 주소를 개방 주소에 매핑함으로써 제공된 행 주소(RA)를 복구할 수 있다. SPPR 복구 회로(352)는 또한, 행 주소(RA)가 연관된 행 래치에 의해 래치되도록, 복구와 연관된 행 래치에 대응하는 선택 신호를 제공할 수 있다. 일부 실시형태에서, SPPR 복구 회로(352)는 퓨즈 버스(FB)의 개방 주소의 값을 행 주소(RA)로 교체할 수 있고, 그 다음 업데이트된 퓨즈 버스(xFB)의 일부로서 RA를 제공할 수 있다. RA는 그 다음, RA가 이제 메모리의 그 중복 행과 연관되도록 이전에 Hit2FBA와 연관된 행 래치(예컨대, 도 1의 행 래치(119) 및/또는 도 2의 (219))에 래치될 수 있다.
일부 실시형태에서, 퓨즈 로직 회로(300)는 또한, PPR 회로(360)를 포함할 수 있다. PPR 회로(360)는 퓨즈 어레이에서 하나 이상의 퓨즈/안티퓨즈를 끊음으로써 하드 복구를 수행하기 위해 사용될 수 있다. 일부 실시형태에서, PPR 회로(360)는 불량 중복 래치 뱅크(348) 및/또는 개방 주소 래치 뱅크(354)에 저장된 주소에 기초하여 하드 복구를 수행할 수 있다. 일부 실시형태에서, 카운트 제어 회로(358)는 다수의 SPPR 동작들이 래치 뱅크(348 및/또는 354)의 래치의 전부가 가득차도록 수행된 때를 결정할 수 있다. PPR 회로(360)는 그 다음, 그 뱅크에 저장된 주소에 대한 하드 복구를 수행하도록 트리거링(triggering)될 수 있다. 일부 실시형태에서, 래치 뱅크(348 및 354)는 래치 뱅크(348 및 354)의 주소에 기초하여 일단 하드 복구가 행해졌으면 제거될 수 있다(예컨대, 래치(350 및 356)의 주소가 제거될 수 있음).
도 4는 본 발명의 일 실시형태에 따른 퓨즈 로직 회로의 개략도이다. 퓨즈 로직 회로(400)는 도 3의 퓨즈 로직 회로(300)의 일부의 구현을 표현할 수 있다. 특히, 퓨즈 로직 회로(400)는 불량 중복 로직(442), 개방 주소 로직(444), 불량 중복 퓨즈 뱅크(448)(및 래치(450)), 및 개방 주소 퓨즈 뱅크(454)(및 래치(456))와 같은, 스캔 모드 동작 동안 사용된 특정 구성요소를 도시할 수 있다. 불량 중복 로직 회로(442)는 OR 게이트(464), 래치(466), 및 XNOR 게이트(468)를 포함한다. 개방 주소 로직 회로(444) 및 불량 중복 로직 회로(442)는 둘 모두 인에이블 신호에 결합될 수 있으며, 이는 AND 게이트(462)에 의해 제공될 수 있다.
AND 게이트(462)는 행 플래그 신호, 및 뱅크 활성화 신호(Act)를 수신할 수 있다. 행 플래그 신호는 그것이 활성 상태에 있을 때 퓨즈 버스(FB)를 따른 데이터가 행 래치(예컨대, 도 1의 행 래치(119) 및/또는 도 2의 (219))와 연관됨을 나타내는 선택 신호일 수 있다. 뱅크 활성화 신호(Act)는 메모리의 뱅크에서 동작이 수행되고 있음을 나타내기 위해 활성 상태에 있을 수 있다. 행 플래그 및 Act 둘 모두가 활성일 때, AND 게이트(462)는 활성 레벨에서 인에이블 신호를 제공할 수 있다.
불량 중복 로직 회로(442)는 복구될 메모리의 행을 나타내는 행 주소(RA) 및 뱅크 활성화 신호(Act)를 수신한다. OR 게이트(464)는 Act가, Act의 적어도 하나의 비트가 높은 논리 레벨에 있는지를 결정함으로써 하나 이상의 뱅크가 액세스되고 있음을 나타내는지를 결정할 수 있다. 그렇다면, 래치 회로(466)는 행 주소(RA)의 현재 값을 래치할 수 있다. OR 게이트(464)의 출력은 래치(466)의 Clk 노드에 결합될 수 있고, 행 주소(RA)는 D 노드에 결합될 수 있다. 래치 회로(466)의 Q 노드는 래치된 RA를 제공할 수 있고 XNOR 게이트(468)의 입력 중 하나에 결합될 수 있다. XNOR 게이트(468)의 다른 입력은 퓨즈 버스(FB)에 결합될 수 있다. 주소가 퓨즈 버스(FB)를 지나 스트리밍될 때, XNOR 게이트(468)는 래치(466)에서 래치된 RA와 퓨즈 버스(FB)의 현재 값 사이의 비교에 기초한 상태로 신호 매치를 제공할 수 있다. XNOR 게이트(468)는 인에이블 신호에 결합될 수 있고, 인에이블 신호가 활성일 때 FB와 RA를 단지 비교할 수 있다.
불량 주소 퓨즈 뱅크(448)는 매치 신호가 활성일 때 퓨즈 뱅크 주소(FBA)의 현재 값을 래치할 수 있다. 카운트 제어 회로(예컨대, 카운트 제어 회로(358))의 값은 뱅크(448) 내의 래치(450) 중 어떤 것이 그에 저장된 FBA를 갖는지를 결정할 수 있다. 래치(450)의 각각은 래치(450)의 클록 단자에 결합된 AND 게이트(465)의 출력을 가질 수 있다. AND 게이트(465)의 하나의 입력 단자는 매치 신호에 결합될 수 있고, 다른 단자는 신호에 결합될 수 있으며, 이는 카운트 제어 회로가 특정한 값에 있을 때만 높은 논리 레벨에 있다. 예를 들면, 도 4의 실시형태에서, 불량 주소 래치 뱅크(448)는 4개의 래치(450)를 포함하고, 카운트 제어 회로는 2 비트 카운트 제어 회로일 수 있다. 카운트 제어 회로가 00일 때, 제1 AND 게이트(465)는 활성 신호를 수신할 수 있고, 제2 AND 게이트는 카운트 제어 회로가 01에 있을 때 활성일 수 있고, 등이다. 따라서, 신호 매치가 활성일 때, 래치(450)의 각각의 D 단자에 결합되는 FBA의 현재 값은 카운트 제어 회로로부터의 활성 신호에 결합된 어떤 래치(450)에서도 래치될 수 있다.
개방 주소 로직 회로는 인에이블 신호가 활성일 때 활성일 수 있다. 인에이블 신호가 활성인 동안, 개방 주소 로직 회로(444)는 퓨즈 버스(FB)를 따라 스트리밍되는 주소의 인에이블 비트를 확인할 수 있다. 인에이블 비트가 주소가 인에이블링(예컨대, 개방)됨을 나타내면, 개방 로직 회로는 활성 레벨에서 신호(Available)를 제공할 수 있다. 개방 주소 래치 뱅크(454)의 래치(456)는 불량 중복 래치 뱅크(448)와 일반적으로 유사한 방식으로 기능할 수 있고, 간결함을 위해 개방 주소 래치 뱅크(454)의 기능은 본 명세서에서 상세하게 설명되지 않을 것이다.
도 5는 본 발명의 일 실시형태에 따른 퓨즈 로직 회로(500)의 일부를 도시한다. 퓨즈 로직 회로(500)는 도 1의 퓨즈 로직 회로(126) 및/또는 도 2의 (226)의 구성요소를 구현할 수 있는 특정 구성요소를 도시한다. 특히, 퓨즈 로직 회로(500)는 메모리에 대한 소프트 복구를 수행하기 위해 소프트 전송 모드 동작 동안 사용될 수 있는 구성요소를 도시한다. 퓨즈 로직 회로(500)의 구성요소는 SPPR 동작을 수행하기 위해 퓨즈 로직 회로(400)의 구성요소와 결부하여 작동할 수 있다.
퓨즈 로직 회로(500)는 불량 중복 래치(550) 및 개방 주소 래치(556)를 포함하며, 이는 각각 불량 중복 퓨즈 뱅크 및 개방 주소 퓨즈 뱅크의 일부일 수 있다. 일부 실시형태에서, 래치(550 및 556)는 래치 뱅크의 1차 래치를 표현할 수 있다. 불량 중복 래치(550)의 출력 단자는 SPPR 디스에이블 회로(546)에 결합되고, 개방 주소 래치(556)의 출력 단자는 SPPR 복구 회로(552)에 결합된다.
SPPR 디스에이블 회로(546)는 래치(550)에 저장된 주소에 및 퓨즈 버스(FB)에 결합되는 XNOR 게이트(570)를 포함한다. 퓨즈 버스(FB)의 주소가 래치(550)에 저장된 불량 중복 주소와 매칭할 때, XNOR 게이트(570)는 능동 레벨에서 신호(Match_XNOR)를 제공할 수 있다. 활성 레벨에 있는 신호(Match_XNOR)는 멀티플렉서(572)를 활성화할 수 있다. 멀티플렉서(572)는 퓨즈 버스(FB) 및 또한, 시스템 전압(VSS!)을 수신할 수 있다. 멀티플렉서(572)가 신호(Match_XNOR)에 의해 활성화될 때, 멀티플렉서(572)는 퓨즈 버스(FB)의 현재 주소의 인에이블 비트의 값을 시스템 전압(VSS!)의 값으로 변경할 수 있다. 이것은 주소의 현재 값이 이제 비활성이도록 인에이블 비트의 상태를 변경할 수 있다. 업데이트된 주소는 그 다음, 업데이트된 퓨즈 버스(xFB)를 따라 제공될 수 있다.
SPPR 복구 회로(552)는 퓨즈 버스(FB)에 및 래치(556)에 저장된 주소에 결합되는 XNOR 게이트(574)를 포함한다. 퓨즈 버스(FB)의 값이 래치(556)에서의 주소와 매칭할 때, XNOR 게이트(574)는 활성 레벨에서 신호(Match_Open)를 제공할 수 있다. 활성 레벨에 있는 신호(Match_Open)는 멀티플렉서(576)를 활성화할 수 있다. 멀티플렉서(576)는 퓨즈 버스(FB) 및 식별된 불량 주소(RA)에 결합될 수 있다. 멀티플렉서(576)가 활성화될 때, 그것은 이전에 FB에 있던 값 대신에 업데이트된 퓨즈 버스(xFB)에서 RA를 제공할 수 있다.
도 6은 본 발명의 일 실시형태에 따른 SPPR 동작 동안 퓨즈 로직 회로 내의 신호를 도시하는 타이밍 차트이다. 타이밍 차트(600)는 본 발명의 특정 실시형태에서 사용될 수 있는 신호를 표현한다. 특히, 타이밍 차트(600)는 도 3의 퓨즈 로직 회로(300)를 동작시키기 위해 사용될 수 있는 신호를 도시한다. 타이밍 차트(600)의 라인의 각각은 시간을 표현하는 x축을 갖는다. y축은 도 6에 도시된 실시형태에서 낮은 논리 레벨 또는 높은 논리 레벨에 있을 수 있는 상이한 신호의 각각의 논리 레벨을 표현한다. 낮은 논리 레벨은 y축에서 더 낮은 것으로서 도시되고, 높은 논리 레벨은 y축에서 더 높다. 다양한 신호의 상대적인 위치는 예시의 목적을 위해서만 도시되며, 상이한 신호 사이의 위치는 조정되지 않는다. 다른 실시형태는 상이한 신호에 대해 상이한 형상, 및 신호 사이의 상이한 관계를 가질 수 있다.
타이밍도(600)의 제1 라인은 활성화 명령(Act)을 표현한다. 명령 동안, Act는 클록 신호로서 기능할 수 있으며, 논리 저 레벨에 있는 것과 논리 고 레벨에 있는 것 사이에서 스위칭할 수 있다. 초기 시간(t0) 전에, Act가 높은 논리 레벨에 있는 동안, SPPR 엔트리 명령이 퓨즈 로직 회로에 제공될 수 있다. SPPR 엔트리 명령과 함께 높은 논리 레벨에 있는 Act는 퓨즈 로직 회로에서 SPPR 동작을 개시할 수 있다.
타이밍도의 제2 라인은 인에이블 신호로서 기능할 수 있는 신호(SPPR Mode)를 표현한다. SPPR 엔트리 명령을 수신한 후에, 초기 시간(t0)에서, SPPR Mode 신호는 높은 논리 레벨로 상승될 수 있다. SPPR Mode는 전체 SPPR 동작에 대한 인에이블 신호로서 기능할 수 있다.
타이밍도(600)의 제3 라인은 내부 활성화 신호(Internal Act)를 표현한다. (t0) 이후에, SPPR Mode가 활성인 동안(이 경우에, 높은 논리 레벨에서), Act의 후속 활성화는 Internal Act로 하여금 활성화하고 높은 논리 레벨로 상승하게 할 수 있다. 높은 논리 레벨에 있는 Internal Act는 퓨즈 로직 회로로 하여금 제공된 행 주소(RA)를 래치하게 할 수 있다. 예를 들면, Internal Act는 메모리의 불량 행을 나타내는 제공된 행 주소(RA)의 현재 값을 저장하기 위해, 도 4의 래치(466)와 같은 래치에 결합될 수 있다. 신호(Internal Act)는 설정된 시간 기간 동안 높은 논리 레벨로 상승하고 그 다음, SPPR 동작의 나머지 동안 비활성 상태(예컨대, 낮은 논리 레벨)로 복귀할 수 있다.
타이밍도(600)의 제4 라인은 신호(ScanMode)를 표현하며, 이는 퓨즈 로직의 ScanMode 및 소프트 전송 모드를 인에이블링하기 위해 사용될 수 있다. 제1 시간(t1)에서, 초기 시간(t0) 후에, ScanMode는 활성화되고 낮은 논리 레벨로부터 높은 논리 레벨로 상승될 수 있다. ScanMode는 행 주소(RA)를 래치하기 위해 Internal Act가 활성화된 후에 활성화될 수 있다. (t1)에서, ScanMode가 활성화된 후에, 퓨즈 어레이는 퓨즈 버스를 따라 주소를 보내기 시작할 수 있다. ScanMode의 제1 활성화에 의해 초기화된 스캔 모드 동안, 퓨즈 버스의 주소는 임의의 것이 불량 중복 및/또는 개방 주소를 표현하는지를 결정하기 위해 검사될 수 있다.
타이밍도(600)의 제5 라인은 퓨즈 로직 회로의 시프트 모드를 인에이블링하기 위해 사용될 수 있는 신호(ShiftMode)를 표현한다. (t1) 이후인 제2 시간(t2)에서, 스캔 모드가 종료될 수 있고, 신호(ScanMode)가 행 논리 레벨로 복귀할 수 있다. ScanMode의 하강 에지는 높은 논리 레벨로 상승하기 위해 ShiftMode를 트리거링할 수 있다. ShiftMode가 높은 논리 레벨에 있는 동안, 퓨즈 로직은 현재 SPPR 동작의 주소가 1차 래치에 있도록 래치 뱅크(예컨대, 도 3의 불량 중복 래치 뱅크(348) 및/또는 도 3의 개방 주소 래치 뱅크(354))의 래치 사이에 데이터를 이동시키기 위해 하나 이상의 시프트 동작을 수행할 수 있다.
타이밍도(600)의 제6 라인은 래치 뱅크에서 주소의 시프팅을 제어하기 위해 사용될 수 있는 신호(Shift Clock)을 표현한다. 카운트 제어 회로(예컨대, 도 3의 카운트 제어 회로(358))에 저장될 수 있는 다수의 이전 SPPR 동작에 기초하여, Shift Clock은 특정 수의 펄스로 활성화할 수 있다. Shift Clock의 각각의 펄스는 데이터를 다음 하위 래치로 이동시킬 수 있다(예컨대, 래치(n)로부터 래치(n-1)로). 도 6에 도시된 예에서, 4개의 이전 SPPR 동작이 발생했고, 따라서 Shift Clock은 제4 래치 회로로부터 1차 래치 회로로 데이터를 이동시키기 위해 4개의 순차적 펄스를 가질 수 있다.
제3 시간(t3)에서, 시프트 모드가 종료될 수 있고, 신호(ShiftMode)가 낮은 논리 레벨로 복귀할 수 있다. 이것은 신호(ScanMode)로 하여금 제2 시간을 활성화하게 하고 높은 논리 레벨로 복귀하게 할 수 있다. 주어진 SPPR 동작 동안 ScanMode의 제2 활성화는 퓨즈 로직 회로로 하여금 소프트 전송 동작을 수행하게 할 수 있다. 소프트 전송 동작 동안, 퓨즈 어레이는 퓨즈 버스를 따라 주소의 제2 전송을 시작할 수 있다. 퓨즈 로직은 래치 뱅크에(예컨대, 1차 래치에) 저장된 주소를 퓨즈 버스의 주소와 매칭하고, 그 다음 업데이트된 퓨즈 버스를 제공하기 위해 그 주소를 변경한 것에 기초하여, 복구 동작을 수행하고/하거나 불량 중복 행을 디스에이블링할 수 있다.
타이밍도(600)의 제7 라인은 뱅크 플래그 신호(Bank Flag)를 표현한다. Bank Flag는 퓨즈 버스를 따라 스트리밍되는 데이터가 뱅크와 연관되어 있음을 나타내기 위해 활성일 수 있다. 뱅크 플래그가 스캔 모드(예컨대, (t1)과 (t2) 사이) 동안 활성 상태에 있을 때, 개방 퓨즈 뱅크 주소 및 불량 중복 퓨즈 뱅크 주소는 그들의 각각의 래치 뱅크에서 래치될 수 있다. 뱅크 플래그가 소프트 전송 동작 동안(예컨대, (t3)과 (t4) 사이) 활성 상태에 있을 때, 업데이트된 데이터(예컨대, 새로운 주소, 인에이블 비트의 상태 변경)가 스캔 모드 동안 래치된 주소에 대해 퓨즈 버스에서 다중화될 수 있다.
제3 시간(t3) 이후인 제4 시간(t4)에서, SPPR 동작이 종료될 수 있고, 신호(SPPR Mode)가 낮은 논리 레벨로 복귀할 수 있다. SPPR 모드의 하강 에지는 SPPR 동작의 수를 추적하는 카운터의 값을 증가시키기 위해 카운트 제어 회로를 트리거링할 수 있다.
도 7은 본 발명의 일 실시형태에 따른 퓨즈 버스를 따른 신호의 타이밍도이다. 타이밍도(700)는 퓨즈 버스의 일부로서 사용될 수 있는 신호를 표현한다. 타이밍도의 x축은 시간을 표현할 수 있고, y축(본 명세서에서 논의된 바와 같이, FData는 제외)은 신호의 논리 상태를 표현할 수 있다. 타이밍도(700)는 제1 퓨즈 어레이(예컨대, 도 2의 퓨즈 어레이(225a)) 및 제2 퓨즈 어레이(예컨대, 도 2의 퓨즈 어레이(225b))로부터의 데이터를 포함할 수 있는 일 예시적인 퓨즈 버스를 표현할 수 있다. 짝수 및 홀수 주소 둘 모두의 실제 수치가 짝수 및 홀수를 포함할 수 있음을 이해해야 할지라도, 제1 및 제2 퓨즈 어레이로부터의 주소는 일반적으로, '짝수' 및 '홀수' 주소로 지칭될 수 있다. 간결함을 위해, 타이밍도(700)는 단지 4개의 주소가 단순화된 퓨즈 버스를 따라 송신되는 단순화된 퓨즈 버스를 포함할 수 있다. 특정 신호는 4개의 주소(예컨대, 선택 신호(Sel<0> 및 Sel<1>))만 존재하기 때문에 단순화될 수 있다.
타이밍도(700)의 제1 라인은 데이터가 퓨즈 버스를 따라 스트리밍되고 있음을 나타낼 수 있는 신호(Fout)를 표현한다. Fout은 퓨즈 버스에서 데이터가 제공될 때 높은 논리 레벨에 있고, 그렇지 않은 경우 낮은 논리 레벨에 있을 수 있다. 타이밍도의 제2 라인(EfuseOutEven)은 퓨즈 버스의 데이터의 소스를 식별하는 것을 돕기 위해 사용할 수 있는 신호를 표현한다. 이 실시형태에서, EfuseOutEven은 한 쌍의 데이터의 패킷이 퓨즈 버스에서 제공될 때마다 상태를 스위칭할 수 있다. 신호는 낮은 논리 레벨에서 시작하고, Fout이 높은 논리 레벨로 상승할 때 높은 논리 레벨로 상승할 수 있다. EfuseOutEven은 그 다음, 2개의 데이터 패킷에 대해 높은 논리 레벨을 유지하고, 그 다음 낮은 논리 레벨로 스위칭하고, 그 다음 2개 이상의 데이터의 패킷 다음에 높은 논리 레벨로 다시 스위칭할 수 있다. 타이밍도(700)의 제3 라인은 주어진 데이터 패킷이 짝수 퓨즈 어레이(예컨대, 반전 퓨즈 어레이) 또는 홀수 퓨즈 어레이(예컨대, 비반전 퓨즈 어레이)로부터 왔는지의 여부를 표현하는 신호(ELoad)이다. 신호는 짝수 주소에 대해 높은 논리 레벨에 있고, 홀수 주소에 대해 낮은 논리 레벨에 있을 수 있다.
타이밍도(700)의 제4 라인은 퓨즈 버스에서 스트리밍되는 데이터의 패킷을 표현하는 신호(FData)이다. 데이터의 각각의 패킷은 한 피스의 정보를 함께 표현하는 비트의 그룹을 표현할 수 있다. 도 7의 예에서, 패킷은 각각 16 비트이며, 주소를 표현할 수 있다. 데이터의 각각의 패킷은 제1 또는 제2 퓨즈 어레이로부터 올 수 있고, 교번되며 데이터의 단일 스트림의 데이터(FData)로 조합될 수 있다.
타이밍도(700)의 제5 및 제6 라인은 선택 신호(Sel<0> 및 Sel<1>)를 표현한다. 선택 신호는 FData의 데이터 패킷이 사용되는 위치를 나타내기 위해 사용될 수 있다. 예를 들면, 선택 신호는 한 세트의 행 래치(예컨대, 도 1의 행 래치(119) 및/또는 도 2의 (219)) 중 어느 래치를 나타낼 수 있다. 스캔 모드 동작 동안, 선택 신호의 전부가 억제될 수 있고, 행 래치의 어떤 데이터도 변경되지 않을 수 있다. 소프트 전송 동작 동안, 변경된(예컨대, 복구되거나 디스에이블링됨) 데이터에 대응하는 선택 신호만 억제되지 않는다. 개략적으로 이것은 제1이 점선인 것을 제외하고 모든 선택 신호에 의해 타이밍도(700)에 표현된다. 점선으로서 도시된 신호는 억제될 수 있으며, FData의 데이터의 패킷은 그들의 각각의 래치를 변경하지 않을 수 있다. FData의 제1 데이터 패킷은 이의 연관된 선택 신호가 억제되지 않기 때문에 이의 각각의 행 래치에서 래치될 수 있다.
도 8은 본 발명의 일 실시형태에 따른 소프트소프트 포스트 패키지 복구 동작을 수행하는 방법을 표현하는 흐름도이다. 방법(800)은 도 1의 디바이스(100)에 의해 및/또는 본 명세서에서 설명된 다른 구성요소 중 임의의 구성요소에 의해 동작될 수 있다. 방법의 일부로서 도시된 블록의 각각은 논리 검사 및/또는 SPPR 동작을 수행하는 일부로서 메모리 디바이스가 수행할 수 있는 다른 동작과 같은 명령어를 표현할 수 있다.
방법(800)은 메모리 디바이스가 유휴 상태에 있는지를 결정하기 위한 확인을 설명하는 블록(805)으로 시작한다. 메모리 디바이스가 유휴 상태가 아니면, 블록(805)이 반복될 수 있다. 디바이스가 유휴 상태에 있으면, 방법(800)은 SPPR 모드에 진입하는 것을 설명하는 블록(810)으로 진행할 수 있다. 디바이스는 SPPR 모드에 진입하기 위한 명령 신호를 수신한 것에 기초하여 SPPR 모드에 진입할 수 있다. 어떠한 이러한 명령도 수신되지 않으면, 블록(810)이 반복될 수 있다(및/또는 디바이스가 유휴 상태에 있는 것을 중지하는 경우 블록(805)이 반복될 수 있음). SPPR 명령이 수신되면, 도 6의 SPPR Mode 신호와 같은 인에이블 신호가 활성화될 수 있다. 방법(800)은 그 다음 블록(815)으로 진행할 수 있다. 블록(815)은 활성화 명령(Act)을 대기하는 것을 설명한다. 메모리 디바이스는 SPPR 동작의 다른 기능을 수행하는 것을 시작하기 위해 메모리 뱅크가 Act에 의해 활성화될 때까지 대기할 수 있다. 일부 실시형태에서, SPPR 명령을 수신하는 것은 메모리 디바이스로 하여금 Act 명령을 발행하게 할 수 있다. 일부 실시형태에서, Act는 복구될(예컨대, 도 4의 래치(466)에서) 행 주소(RA)를 래치할 수 있는 메모리의 퓨즈 로직 회로(예컨대, 도 1의 퓨즈 로직 회로(126))의 내부 활성화를 생성할 수 있다.
블록(815) 후에(예컨대, SPPR 명령 및 Act 둘 모두를 수신한 후에), 방법(800)은 일반적으로, 스캔 모드를 설명하는 블록(820)으로 진행할 수 있다. 스캔 모드 동안, 퓨즈 어레이는 정보가 퓨즈 버스를 따라 메모리 어레이로 스트리밍되는 전송 동작을 시작할 수 있다. 퓨즈 로직 회로는 이용 가능한 퓨즈 뱅크(예컨대, 복구 동작을 위해 이전에 사용되지 않은 퓨즈 뱅크)가 존재하는지 및 식별된 행 주소(RA)와 이전에 복구된 행(불량 중복 행을 나타낼 수 있음) 사이의 매치가 존재하는지를 결정하기 위해 퓨즈 버스를 따라 주소를 검사할 수 있다. 블록(825)은 개방 퓨즈 뱅크를 검색하는 것을 설명하고, 블록(830)은 불량 중복을 검색하는 것을 설명한다. 방법(800)에 도시된 바와 같이, 블록(825) 및 블록(830)은 순차적으로 발생할 수 있다. 일부 실시형태에서, 블록(825 및 830)은 일반적으로 동시에 발생할 수 있다.
블록(825)은 퓨즈 뱅크가 이용 가능한지를 결정하는 것을 설명한다. 이것은 퓨즈 버스를 통과하는 주소를 스캔하는 것 및 주소의 인에이블 상태를 결정하는 것을 수반할 수 있다. 일부 실시형태에서, 이것은 주소의 하나 이상의 인에이블 비트의 상태를 확인하는 것을 수반할 수 있다. 퓨즈 뱅크 중 어느 것도 이용 가능하지 않은 경우(예컨대, 메모리의 모든 행이 이미 이전 복구를 위해 사용되었고/되었거나 중복 메모리의 불량 행으로서 디스에이블링되었기 때문에), 방법(800)은 SPPR 동작을 종료(및 또한 SPPR 동작 수의 카운트를 증가시킴)하는 블록(865)으로 진행할 수 있다. 퓨즈 뱅크가 이용 가능한 경우, 이의 퓨즈 뱅크 주소는 개방 주소 래치 뱅크의 래치에서와 같은 비휘발성 메모리 요소에 저장될 수 있다. 퓨즈 뱅크 주소가 저장되는 특정한 래치는 이전 SPPR 동작의 수를 카운트할 수 있는 카운터의 값에 기초할 수 있다.
블록(830)은 현재 제공된 행 주소(RA)가 메모리의 불량 중복 행을 식별하는지를 결정하는 것을 설명한다. 불량 행의 식별된 행 주소(RA)는 퓨즈 버스에서 스트리밍되는 주소와 비교될 수 있다. 매치가 존재하면, 주소가 메모리의 불량 중복 행을 나타낼 수 있다. 그렇다면, 불량 중복 래치 뱅크의 래치 회로에 메모리의 불량 중복 행과 연관된 퓨즈 뱅크 주소가 저장될 수 있다. 불량 중복 퓨즈 뱅크 주소를 저장하기 위해 사용된 특정한 래치는 카운터의 값에 기초할 수 있다.
블록(835 및 840)은 시프트 모드 동작을 설명한다. 블록(835)에서, 카운터의 값은 그것이 0보다 큰지(예컨대, 이것이 제1 SPPR 동작인지 아닌지)를 결정하기 위해 확인될 수 있다. 카운터의 값이 0보다 크지 않으면, 블록(840)은 생략될 수 있고, 방법은 블록(845)으로 진행할 수 있다. 값이 0보다 크면, 방법(800)은 래치 뱅크 내의 퓨즈 뱅크 주소를 시프팅하는 것을 설명하는 블록(850)으로 진행할 수 있다. 래치 회로에 저장된 주소는 이전 SPPR 동작의 수와 같은 횟수로 다음 이전 래치 회로로 시프트될 수 있다. 이것은 블록(825 또는 830)에 저장된 주소를 래치 뱅크의 1차 래치 회로로 이동시킬 수 있다. 방법은 그 다음, 블록(845)으로 진행할 수 있다.
블록(845 내지 860)은 소프트 전송 동작을 설명할 수 있다. 소프트 전송 동작 동안, 퓨즈 뱅크는 퓨즈 버스를 따라 주소를 다시 보내기 시작할 수 있다. 블록(845)에서, 블록(830)에서 식별된 불량 중복 행이 디스에이블링될 수 있다. 래치에 저장된 이전에 식별된 불량 중복 행과 매칭하는 퓨즈 버스의 주소가 식별될 수 있고, 인에이블 비트(들)의 상태가 행을 디스에이블링된 것으로서 표시하도록 변경될 수 있다. 이것은 시스템 전압(예컨대, VSS)을 인에이블 비트에 다중화함으로써 행해질 수 있다.
블록(850)은 개방 주소인 것으로서 식별된 주소가 반전 주소 또는 비반전 주소인지를 결정하는 것을 설명한다. 주소가 비반전 주소이면, 방법(800)은 식별된 행 주소(RA)가 식별된 개방 주소 대신에 퓨즈 버스에 다중화되는 블록(860)으로 진행할 수 있다. 주소가 반전 주소이면, 방법(800)은 식별된 행 주소(RA)가 반전되고, 그 다음 식별된 개방 주소 대신에 퓨즈 버스에 다중화되는 블록(855)으로 진행할 수 있다.
블록(855 또는 860) 중 어느 하나 이후에, 방법(800)은 SPPR 모드를 종료할 수 있는 블록(865)으로 진행할 수 있다. 이것은 카운터의 값을 증가시키고 메모리 디바이스를 유휴 상태로 복귀시킬 수 있으며, 이는 방법이 블록(805)에서 다시 재시작하는 것을 허용할 수 있다.
물론, 본 명세서에서 설명된 예, 실시형태 또는 프로세스 중 임의의 하나가 본 시스템, 디바이스 및 방법에 따라 하나 이상의 다른 예, 실시형태 및/또는 프로세스와 조합되거나 별개의 디바이스 또는 디바이스 부분 사이에서 분리되고/되거나 수행될 수 있음을 인식해야 한다.
마지막으로, 상기 논의는 단지 본 시스템을 예시하도록 의도되고 첨부된 청구항을 임의의 특정한 실시형태 또는 실시형태의 그룹으로 제한하는 것으로서 해석되어서는 안된다. 따라서, 본 시스템이 예시적인 실시형태를 참조하여 특히 상세하게 설명되었지만, 다음의 청구항에 제시된 바와 같이 본 시스템의 더 광범위하고 의도된 사상 및 범위를 벗어나지 않고 당업자에 의해 많은 수정 및 대안적인 실시형태가 고안될 수 있음을 또한 인식해야 한다. 그에 따라, 명세서 및 도면은 예시적인 방식으로 간주되어야 하며 첨부된 청구항의 범위를 제한하도록 의도되지 않는다.

Claims (21)

  1. 장치로서,
    복수의 래치 회로를 포함하는 래치 뱅크로서, 상기 복수의 래치 회로의 각각은 퓨즈 뱅크 주소를 저장하도록 구성되는, 상기 래치 뱅크;
    퓨즈 버스를 따라 주소를 수신하도록 구성된 로직 회로로서, 상기 퓨즈 버스의 주소의 값에 기초한 레벨을 가지는 상기 래치 뱅크에 명령 신호를 제공하도록 구성되고, 상기 명령 신호에 응답하여, 상기 래치 뱅크는 상기 복수의 래치 회로 중 하나의 주소와 연관된 퓨즈 뱅크 주소를 저장하도록 구성되는, 상기 로직 회로; 및
    퓨즈 버스를 따른 주소가 상기 래치 뱅크에 의해 제공된 래치된 퓨즈 뱅크 주소와 매칭할 때를 결정하고 상기 퓨즈 버스를 따라 상기 변경된 주소를 제공하기 전에 상기 주소를 변경하도록 구성된 소프트 포스트 패키지 복구(soft post-package repair: SPPR) 회로
    를 포함하는, 장치.
  2. 제1항에 있어서, 상기 로직 회로는 상기 퓨즈 버스를 따른 상기 주소가 개방 퓨즈 뱅크와 연관될 때 능동 레벨의 상기 명령 신호를 제공하도록 구성된 개방 주소 로직 회로인, 장치.
  3. 제2항에 있어서, 상기 SPPR 회로는 상기 퓨즈 버스의 주소가 상기 래치된 퓨즈 뱅크 주소와 매칭할 때를 결정하고 상기 퓨즈 버스의 주소 대신에 불량 행 주소를 상기 퓨즈 버스에 제공하도록 구성되는, 장치.
  4. 제1항에 있어서, 상기 로직 회로는 상기 퓨즈 버스를 따른 상기 주소가 불량 행 주소와 매칭할 때 활성 레벨의 상기 명령 신호를 제공하도록 구성되는, 장치.
  5. 제4항에 있어서, 상기 SPPR 회로는 상기 퓨즈 버스의 주소가 상기 래치된 퓨즈 뱅크 주소와 매칭할 때를 결정하고 상기 주소를 상기 퓨즈 버스에 제공하기 전에 상기 주소의 하나 이상의 인에이블 비트를 디스에이블링(disabling)하도록 구성되는, 장치.
  6. 제1항에 있어서, 상기 복수의 래치 회로는 1차 래치 회로에 저장된 퓨즈 뱅크 주소를 상기 래치된 퓨즈 뱅크 주소로서 상기 소프트 복구 회로에 제공하도록 구성된 상기 1차 래치 회로를 포함하는, 장치.
  7. 제6항에 있어서, 상기 장치에 의해 수행된 SPPR 동작의 수를 카운트하도록 구성된 카운트 제어 회로를 더 포함하는, 장치.
  8. 제7항에 있어서, 상기 래치 뱅크는 상기 SPPR 회로가 상기 퓨즈 버스의 주소가 상기 래치된 퓨즈 뱅크 주소와 매칭하는지를 결정하기 전에 상기 카운트 제어 회로에서의 상기 카운트의 값에 기초하여 가장 최근에 저장된 주소를 상기 1차 래치 회로로 시프팅하도록 구성되는, 장치.
  9. 장치로서,
    복수의 워드라인을 포함하는 메모리 뱅크;
    복수의 행 래치로서, 상기 행 래치의 각각은 상기 워드라인 중 하나와 연관되는, 상기 복수의 행 래치;
    복수의 주소를 저장하고 퓨즈 버스를 따라 상기 복수의 주소를 제공하도록 구성된 퓨즈 어레이; 및
    상기 퓨즈 어레이로부터 상기 퓨즈 버스를 따라 상기 복수의 주소를 수신하고 상기 복수의 주소를 상기 행 래치에 제공하도록 구성된 퓨즈 로직 회로
    를 포함하되, 상기 퓨즈 로직 회로는,
    상기 복수의 주소 중 하나의 주소가 개방 퓨즈 뱅크 주소인지를 결정하여 상기 개방 퓨즈 뱅크 주소를 제1 래치 뱅크에 저장하고,
    상기 복수의 주소 중 하나의 주소가 불량 중복 주소인지를 결정하여 상기 불량 중복 주소를 제2 래치 뱅크에 저장하고,
    상기 행 래치에 제공된 상기 복수의 주소에서 상기 개방 퓨즈 뱅크 주소 대신에 상기 퓨즈 버스에서 불량 행 주소를 제공함으로써 상기 불량 행 주소를 복구하며, 그리고
    상기 불량 중복 주소를 디스에이블링하고 상기 행 래치에 제공된 상기 복수의 주소에서 상기 불량 중복 주소 대신에 상기 디스에이블링된 불량 중복 주소를 제공하도록 구성되는, 장치.
  10. 제9항에 있어서, 상기 퓨즈 로직 회로는 상기 퓨즈 어레이가 상기 퓨즈 버스를 따라 상기 복수의 주소를 제공하는 제1 시간 동안 주소가 개방 퓨즈 뱅크 주소인지를 결정하고 주소가 불량 중복 주소인지를 결정하도록 구성되고, 상기 퓨즈 어레이가 상기 퓨즈 버스를 따라 상기 복수의 주소를 제공하는 제2 시간 동안 상기 불량 행 주소를 복구하고 상기 불량 중복 주소를 디스에이블링하도록 구성되는, 장치.
  11. 제9항에 있어서, 상기 퓨즈 로직은 또한, 상기 제1 래치 뱅크 또는 상기 제2 래치 뱅크가 가득찬 것에 응답하여 상기 퓨즈 어레이의 하나 이상의 퓨즈를 끊도록 구성되는, 장치.
  12. 제9항에 있어서, 상기 퓨즈 어레이는 반전 퓨즈 어레이 및 비반전 퓨즈 어레이를 포함하고, 상기 퓨즈 로직 회로는 또한, 상기 개방 퓨즈 뱅크 주소가 상기 반전 퓨즈 어레이 또는 상기 비반전 퓨즈 어레이와 연관되는지를 결정하도록 구성되는, 장치.
  13. 제12항에 있어서, 상기 개방 퓨즈 뱅크 주소가 상기 반전 퓨즈 어레이와 연관되는 경우, 상기 퓨즈 로직 회로는 또한, 상기 불량 행 주소를 반전하고 상기 불량 행 주소를 상기 개방 퓨즈 뱅크 주소 대신에 상기 퓨즈 버스에서 제공함으로써 상기 불량 행 주소를 복구하도록 구성되는, 장치.
  14. 제9항에 있어서, 상기 퓨즈 로직 회로는 또한, 선택 신호를 제공하도록 구성되고, 상기 선택 신호는 각각이 상기 복수의 행 래치 중 하나와 연관된 복수의 상태를 가지며, 상기 복수의 행 래치의 각각은 상기 퓨즈 버스가 상기 행 래치와 연관된 상기 선택 신호의 상태를 수신할 때 상기 퓨즈 버스로부터 주소를 래치하도록 구성되는, 장치.
  15. 제14항에 있어서, 상기 퓨즈 로직 회로는 상기 퓨즈 버스에서 개방 퓨즈 뱅크 주소 대신에 상기 불량 행 주소를 제공할 때 상기 개방 퓨즈 뱅크 주소와 연관된 상기 행 래치와 연관된 상태를 상기 선택 신호에 제공하고 상기 불량 중복 주소 대신에 상기 디스에이블링된 불량 중복 주소를 제공할 때 상기 불량 중복 주소와 연관된 상기 행 래치와 연관된 상태를 상기 선택 신호에 제공하도록 구성되는, 장치.
  16. 방법으로서,
    스캔 모드 동작을 수행하는 단계로서, 상기 스캔 모드 동작은:
    퓨즈 뱅크가 개방 퓨즈 뱅크인지를 결정하고 상기 개방 퓨즈 뱅크의 주소를 제1 래치 뱅크에 저장하는 것; 및
    행이 불량 중복 행인지를 결정하고 상기 불량 중복 행의 주소를 제2 래치 뱅크에 저장하는 것을 포함하는, 상기 스캔 모드 동작을 수행하는 단계; 및
    소프트 전송 모드 동작을 수행하는 단계로서, 상기 소프트 전송 모드 동작은:
    결함 주소를 상기 개방 퓨즈 뱅크의 주소와 연관된 행 래치와 연관시킴으로써 상기 결함 주소를 복구하는 것;
    상기 불량 중복 행의 주소를 디스에이블링하는 것을 포함하는, 상기 소프트 전송 모드 동작을 수행하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서, 상기 스캔 모드 동작은 상기 퓨즈 뱅크 중 어느 것도 개방 퓨즈 뱅크가 아닌지를 결정하고 그렇다면, 상기 소프트 전송 모드 동작을 수행하지 않는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서, 활성 상태의 명령 신호를 수신하고, 상기 명령 신호가 상기 활성 상태에 있는 동안 상기 스캔 모드 동작 및 상기 소프트 전송 모드 동작을 수행하며, 그 다음 상기 명령 신호를 비활성 상태로 복귀시키는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서, 상기 명령 신호가 활성 상태로부터 비활성 상태로 스위칭할 때마다 카운터의 값을 증가시키는 단계를 더 포함하는, 방법.
  20. 제19항에 있어서, 상기 스캔 모드 동작 후에 그리고 상기 소프트 전송 모드 동작 이전에 상기 카운터의 값에 기초하여 상기 제1 래치 뱅크의 래치 사이 및 상기 제2 래치 뱅크의 래치 사이에서 주소를 다수의 횟수로 시프팅하는 단계를 더 포함하는, 방법.
  21. 제16항에 있어서, 상기 불량 중복 행의 주소를 디스에이블링하는 것은 상기 불량 중복 행의 주소의 하나 이상의 인에이블 비트의 상태를 변경하는 것을 포함하는, 방법.
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