CN113330519A - 用于软封装后修复的设备和方法 - Google Patents

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Abstract

本公开的实施例涉及用于软封装后修复(SPPR)的设备和方法。在封装之后，可能必须对存储器的行执行封装后修复操作。在SPPR操作的扫描模式期间，可检查由熔丝排组提供的地址以确定它们是否为开放地址或存储器的不良行是否为存储器的冗余行。所述开放地址和所述不良冗余地址可存储于易失性存储元件中，例如锁存电路中。在SPPR操作的软发送模式期间，先前与存储器的不良行相关联的地址可实际上与所述开放地址相关联，且可停用所述不良冗余行的地址。

Description

用于软封装后修复的设备和方法
相关申请案的交叉引用
本申请要求2019年1月24日提交的第16/256,796号美国申请的优先权，所述美国申请出于任何目的以全文引用的方式并入本文中。
背景技术
本公开大体上涉及半导体装置，且更具体地说，涉及半导体存储器装置。具体地说，本公开涉及存储器，例如动态随机存取存储器(DRAM)。信息可存储于存储器单元中，所述存储器单元可组织成行(字线)和列(位线)。在存储器装置制造和使用的各个点处，一或多个存储器单元可失效(例如，变得不能够存储信息，不可被存储器装置存取等)并且可能需要进行修复。
存储器装置可逐行执行修复操作。可识别含有失效存储器单元(可被称为缺陷行、不良行或错误行)的行存储器装置可含有可在修复操作中使用的额外存储器行(也可被称作冗余行)。在修复操作期间，与缺陷行相关联的地址可重定向，使得地址替代地指向冗余行。可能需要增加修复操作的灵活性，使得可在存储器装置上永久地实施修复之前测试所述修复。
发明内容
本公开大体上涉及软封装后修复(SPPR)。在SPPR操作中，可存在可用以在修复操作期间存储经更新地址的一组易失性存储器元件。在一些实例中，存储器装置可包含耦合到存储器排组的熔丝逻辑电路。熔丝逻辑可监视熔丝阵列与行锁存器之间的熔丝总线，且可将用于熔丝阵列中的熔丝群组的地址存储于易失性存储器元件中以用于稍后的SPPR修复。熔丝逻辑可将易失性存储器元件中的熔丝排组地址与熔丝总线上的数据进行比较，且可基于所述比较改变熔丝总线上的地址以便执行SPPR修复。在一些应用中，本文公开的实例可允许使用易失性存储器执行修复，所述易失性存储器可允许在投入时间和电力来熔断熔丝/反熔丝之前测试非永久性修复。另外，在一些应用中，本文公开的实例可允许将与修复操作相关联的逻辑移动到与存储器排组相关联的逻辑电路外部。
根据本公开的实例，一种设备可包含：锁存器排组，其包括多个锁存电路，所述多个锁存电路中的每一个经配置以存储熔丝排组地址；逻辑电路，其经配置以接收沿着熔丝总线的地址，所述逻辑电路经配置以将具有基于熔丝总线上的地址的值的电平命令信号提供到锁存器排组，其中响应于命令信号，所述锁存器排组经配置以在所述多个锁存电路中的一个中存储与所述地址相关联的熔丝排组地址；以及软封装后修复(SPPR)电路，其经配置以确定沿着熔丝总线的地址何时匹配于由锁存器排组提供的经锁存熔丝排组地址且更改所述地址，然后沿着熔丝总线提供经更改地址。
根据本公开的实例，一种设备可包含：存储器排组，其包括多个字线；多个行锁存器，所述行锁存器中的每一个与字线中的一个相关联；熔丝阵列，其经配置以存储多个地址且沿着熔丝总线提供所述多个地址；熔丝逻辑电路，其经配置以从熔丝阵列接收沿着熔丝总线的所述多个地址且将所述多个地址提供到行锁存器，其中所述熔丝逻辑电路经配置以：确定所述多个地址中的地址是否为开放熔丝排组地址且在第一锁存器排组中存储所述开放熔丝排组地址，确定所述多个地址中的地址是否为不良冗余地址且在第二锁存器排组中存储所述不良冗余地址，通过在熔丝总线上提供不良行地址而不是提供到行锁存器的所述多个地址中的开放熔丝排组地址而修复所述不良行地址，且停用所述不良冗余地址且提供经停用不良冗余地址而不是提供到行锁存器的所述多个地址中的不良冗余地址。
根据本公开的实例，一种方法可包含执行扫描模式操作，其包括确定熔丝排组是否为开放熔丝排组且在第一锁存器排组中存储开放熔丝排组的地址，以及确定行是否为不良冗余行且在第二锁存器排组中存储不良冗余行的地址。所述方法还可包含执行软发送模式操作，其包括通过使故障地址和与开放熔丝排组的地址相关联的行锁存器关联且停用不良冗余行的地址来修复故障地址。
附图说明
图1是根据本公开的实施例的半导体装置的框图。
图2是表示根据本公开的实施例的存储器装置的框图。
图3是描绘根据本公开的实施例的熔丝逻辑电路的框图。
图4是根据本公开的实施例的熔丝逻辑电路的示意图。
图5示出根据本公开的实施例的熔丝逻辑电路的一部分。
图6是示出根据本公开的实施例的在软封装后修复操作期间熔丝逻辑电路内的信号的时序图。
图7是根据本公开的实施例的沿着熔丝总线的信号的时序图。
图8是根据本公开的实施例的表示执行软封装后修复操作的方法的流程图。
具体实施方式
以下对某些实施例的描述在本质上仅是示范性的，且决不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，以及借助于说明示出的其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为清晰起见，某些特征的详细描述在其对于所属领域的技术人员来说将显而易见时将不予以论述，以免使本公开的实施例的描述混淆不清。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。
半导体存储器装置可在多个存储器单元中存储信息。信息可作为二进制码存储，且每一存储器单元可将单个信息位存储为逻辑高(例如，“1”)或逻辑低(例如，“0”)。存储器单元可在字线(行)和位线(列)的相交点处组织。存储器可进一步组织成一或多个存储器排组，其中的每一个可包含多个行和列。在操作期间，存储器装置可接收命令和指定一或多个行和一或多个列的地址，并且接着在指定行和列的相交点处(和/或沿着整个行/列)的存储器单元上执行命令。
某些存储器单元可为有缺陷的，且含有有缺陷存储器单元的行可大体上称为缺陷行(或不良行或故障行)。缺陷行可能不能存储信息和/或可另外变为对存储器装置不可存取的。在一些情况下，在存储器装置经封装(例如，密封于芯片封装中)之后存储器可变为有缺陷的(和/或可经识别为有缺陷的)。存储器装置可实行一或多种类型的封装后修复(post-package repair，PPR)操作来解决缺陷行。
举例来说，存储器排组可大体上包含若干额外行的存储器，其可大体上称为冗余行。在修复操作期间，与缺陷行相关联的行地址可经重定向，使得其改为与冗余行中的一个相关联。在一些操作模式中，修复操作可为硬(或永久)修复操作，其中经更新行地址信息以非易失性形式存储于存储器中(例如，以即使当存储器装置掉电时也得以维持的方式存储)。举例来说，存储器装置可包含熔丝排组，其可包含可具有可永久地改变(例如，当熔丝/反熔丝“熔断”时)的状态的熔丝(和/或反熔丝)。熔丝排组中的熔丝/反熔丝的状态可部分地决定哪些地址与哪些行存储器相关联。熔断熔丝/反熔丝可能既是耗时的又是耗电的，且因此可能需要使用易失性存储器执行修复，以便测试非永久性修复。另外，可能需要将与修复操作相关联的逻辑移动到与存储器排组相关联的逻辑电路的外部。
本公开大体上涉及软封装后修复(SPPR)。在SPPR操作中，可能存在一组易失性存储器元件(例如，在锁存器排组中经组织的锁存电路)，其可用以在修复操作期间存储经更新地址。存储器装置可包含耦合到存储器排组的熔丝逻辑电路。熔丝逻辑可监视熔丝阵列与行锁存器之间的熔丝总线，且可将用于熔丝阵列中的熔丝群组的地址(熔丝带地址)存储于易失性存储器元件中以用于稍后的SPPR修复。熔丝逻辑可将易失性存储器元件中的熔丝排组地址与熔丝总线上的数据进行比较，且可基于所述比较改变熔丝总线上的地址以便执行SPPR修复。以此方式，熔丝逻辑电路可通过在易失性存储器元件中存储地址且基于那些所存储地址沿着熔丝总线进行改变地址而执行SPPR操作。
图1是根据本公开的至少一个实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器排组。在图1的实施例中，存储器阵列118示出为包含八个存储器排组BANK0到BANK7。在其它实施例的存储器阵列118中可以包含更多或更少排组。每一存储器排组包含多个字线WL、多个位线BL和/BL，以及布置在所述多个字线WL和所述多个位线BL和/BL的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL和/BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器排组的相应行解码器，且列解码器110包含用于每一存储器排组的相应列解码器。位线BL和/BL耦合到相应感测放大器(SAMP)。来自位线BL或/BL的读取数据由感测放大器SAMP放大，且通过互补局部数据线(LIOT/B)、传输门(TG)和互补主数据线(MIOT/B)传输到读取/写入放大器120。相反地，从读取/写入放大器120输出的写入数据通过互补主要数据线MIOT/B、传输门TG和互补局部数据线LIOT/B传输到感测放大器SAMP，且写入在耦合到位线BL或/BL的存储器单元MC中。
装置还包含熔丝阵列125，其含有可存储关于存储器阵列118中的地址的信息的多个非易失性存储元件。熔丝阵列125包含非易失性存储元件，例如熔丝或反熔丝。每一熔丝可处于其导电的第一状态，且可‘熔断’以改为使熔丝绝缘。每一反熔丝可处于不导电的第一状态，直到其熔断以改为使反熔丝导电。每一熔丝/反熔丝可当其熔断时永久地改变。每一熔丝/反熔丝可被视为一个位，所述位在其熔断之前处于一个状态且在其熔断之后永久地处于第二状态。举例来说，熔丝可在其熔断之前表示逻辑低且在其熔断之后表示逻辑高，而反熔丝可在其熔断之前表示逻辑高且在其熔断之后表示逻辑低。
熔丝/反熔丝的特定群组可由熔丝排组地址FBA表示，其可指定熔丝阵列125内的群组中的熔丝/反熔丝中的每一个的物理位置。与特定FBA相关联的熔丝/反熔丝的群组又可对与存储器阵列118的一或多个存储器单元相关联的地址进行编码。举例来说，熔丝/反熔丝的群组可表示行地址。熔丝阵列125中的地址信息可沿着熔丝总线(FB和xFB)128经‘扫描’输出到行锁存器119。每一行锁存器119可与存储器阵列118的特定字线相关联。在一些实施例中，仅存储器阵列118的冗余行(例如，指定用于修复操作的行)可与行锁存器119中的一个相关联。存储于熔丝/反熔丝的给定群组中的地址可沿着熔丝总线128从熔丝阵列125扫描输出，且可由特定行锁存器119锁存。以此方式，存储于熔丝阵列125中的地址可与存储器阵列118的特定行相关联。存储于行锁存器119中的地址可随后引导存取命令到与行锁存器119相关联的字线。
熔丝逻辑电路126可沿着熔丝总线128定位。熔丝逻辑电路126可包含可用以对熔丝阵列125做出改变的封装后修复(PPR)电路(例如，硬PPR电路)。举例来说，PPR电路可执行硬修复，其中熔丝阵列中的熔丝/反熔丝熔断以‘修复’行。如本文更详细描述，熔丝逻辑电路126还可包含软软PPR电路(SPPR电路)和可用以做出非永久性修复的易失性存储器元件。熔丝逻辑电路126可监视沿着熔丝总线128的数据且可选择性地更改数据以提供更改的熔丝总线xFB。
与存储器的缺陷行相关联的行地址RA可提供到熔丝逻辑电路126。可命令熔丝逻辑电路126执行SPPR操作。在SPPR操作的扫描模式期间，熔丝逻辑电路126可‘扫描’熔丝阵列125以定位尚未与经修复存储器地址相关联的熔丝排组(一般称为开放熔丝排组)。与开放熔丝排组相关联的地址(例如，开放熔丝排组地址)可随后存储于熔丝逻辑电路126的一组易失性存储器元件(例如，锁存器排组)中的一个中。在扫描模式期间，熔丝逻辑电路126还可执行其它操作，例如确定存储器的冗余行是否自身是存储器的缺陷行。经识别的冗余存储器的缺陷行也可保存于熔丝逻辑电路126的锁存器排组(或第二锁存器排组)中。
在一些实施例中，如果多个地址存储于锁存器排组中(例如，从先前SPPR操作)，那么熔丝逻辑电路126可执行移位操作，其中锁存器排组中的地址可经移位直到当前地址(例如，最近存储的开放熔丝排组地址和/或不良冗余地址)处于主要锁存电路中。在移位操作期间的移位量可基于计数控制电路，所述计数控制电路可跟踪先前SPPR操作的数目。在一些实施例中，可存在保持开放熔丝排组的地址的第一主要锁存器和保持有缺陷冗余行的地址的第二主要锁存器。
熔丝逻辑电路126还可执行‘软发送’操作，其中熔丝逻辑电路126改变存储于存储器的行锁存器119中的地址信息。行锁存器119中的每一个可存储与和给定行锁存器119相关联的物理行相关联的行地址。行锁存器119中的地址可随后在操作期间用以确定哪一物理行与给定地址相关联。在软发送操作期间，熔丝逻辑电路126可将熔丝总线128上广播的地址与存储于主要锁存器中的地址进行比较。当存在匹配时，多路复用器可更改正广播的地址且致使更改的地址改为锁存于行锁存器119中。举例来说，与存储器的缺陷行相关联的行地址可提供到与主要锁存电路中的开放熔丝排组相关联的行锁存器119。这可修复行地址RA以使得其现在与和开放熔丝排组相关联的冗余行而不是其先前关联的缺陷行相关联。如果地址与缺陷冗余行相关联，那么可改变缺陷冗余行地址的地址以将其标记为停用。
以此方式，易失性存储器元件可用以非永久地修复存储器的行。用以执行SPPR操作的逻辑电路可位于熔丝逻辑电路126中，所述熔丝逻辑电路可提供空间节省，因为熔丝逻辑电路126与例如排组逻辑电路等与存储器阵列118相关联的逻辑电路相比可在存储器装置100的拥塞更少的区域中。另外，使用移位操作以使得对主要锁存器中的地址作出比较可以减少比较器电路的数目，这又可减少熔丝逻辑电路的复杂性和大小。进一步由于扫描和识别开放熔丝排组，因此可不需要具体指定冗余行用于封装后修复操作。在某一数目的SPPR操作之后，熔丝逻辑电路126可执行一或多个硬PPR操作且可对熔丝阵列125做出永久改变。在一些实施例中，硬PPR可基于在SPPR操作期间做出的修复。
半导体装置100可采用多个外部端子，包含：耦合到命令和地址总线以接收命令和地址的命令和地址(C/A)端子；和用于接收时钟CK和/CK的CS信号时钟端子；用于提供数据的数据端子DQ；以及用于接收供电电位VDD、VSS、VDDQ和VSSQ的电源端子。
为时钟端子供应外部时钟CK和/CK，所述外部时钟被提供到输入电路112。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。ICLK时钟提供到命令解码器110和内部时钟产生器114。内部时钟产生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。
C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应到行解码器108且将经解码的列地址YADD供应到列解码器110。地址解码器104还可供应经解码排组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的排组。可为C/A端子供应命令。命令的实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和排组地址BADD相关联。
命令可以作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以对内部命令信号进行解码以生成用于执行操作的各个内部信号和命令的电路。例如，命令解码器106可以提供用以选择字线的行命令信号和用以选择位线的列命令信号。
装置100可接收为行激活命令ACT的存取命令。当接收到行激活命令ACT时，及时为库地址BADD和行地址XADD供应行激活命令ACT。
装置100可接收作为读取命令的存取命令。当接收到读取命令时，为排组地址BADD和列YADD地址及时供应读取命令，从存储器阵列118中的存储器单元读取对应于行地址XADD和列地址YADD的读取数据。举例来说，行解码器可存取与具有匹配于XADD的地址的行锁存器119相关联的字线。通过命令解码器106接收读取命令，所述命令解码器106提供内部命令，使得读取数据从存储器阵列118提供到读取/写入放大器120。行解码器108可将地址XADD匹配于存储于行锁存器119中的地址，并且接着可存取与行锁存器119相关联的物理行。读取数据经由输入/输出电路122从数据端子DQ输出到外部。
装置100可接收为写入命令的存取命令。当接收到写入命令且及时向排组地址BADD和列地址YADD供应写入命令时，将供应到数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器106提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。行解码器108可将地址XADD匹配于存储于行锁存器119中的地址，并且接着存取与行锁存器119相关联的物理行。写入时钟还可提供到外部时钟端子，以对通过输入/输出电路122的数据接收器对写入数据的接收进行定时。写入数据经由输入/输出电路122供应到读取/写入放大器120，且通过读取/写入放大器120供应到待写入到存储器单元MC中的存储器阵列118。
装置100还可接收命令，使得其执行自动刷新操作。刷新信号AREF可以是脉冲信号，其在命令解码器106接收到指示自动刷新命令的信号时激活。在一些实施例中，可在外部向存储器装置100发布自动刷新命令。在一些实施例中，自动刷新命令可由装置的组件周期性地生成。在一些实施例中，当外部信号指示自刷新进入命令时，还可激活刷新信号AREF。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。因此，刷新操作可自动继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。
将刷新信号AREF供应到刷新地址控制电路116。刷新地址控制电路116将刷新行地址RXADD供应到行解码器108，其可刷新由刷新行地址RXADD指示的字线WL。刷新地址控制电路116可控制刷新操作的定时，且可生成和提供刷新地址RXADD。刷新地址控制电路116可受控制以改变刷新地址RXADD的细节(例如，如何计算出刷新地址、刷新地址的定时)，或可基于内部逻辑进行操作。在一些实施例中，刷新地址控制电路116可执行：自动刷新操作，其中存储器阵列118的字线按顺序刷新；以及目标刷新操作，其中将存储器的特定字线作为目标以与自动刷新操作不同的顺序进行刷新。
向供电端子供应供电电位VDD和VSS。将供电电位VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的供电电位VDD和VSS生成各种内部电位VPP、VOD、VARY、VPERI等。内部电位VPP主要在行解码器108中使用，内部电位VOD和VARY主要在存储器阵列118中包含的感测放大器SAMP中使用，且内部电位VPERI在许多外围电路块中使用。
还向供电端子供应供电电位VDDQ和VSSQ。供电电位VDDQ和VSSQ供应给输入/输出电路122。在本公开的一些实施例中，供应给电源端子的供电电位VDDQ和VSSQ可为与供应给电源端子的供电电位VDD和VSS相同的电位。在本公开的另一实施例中，供应给电源端子的供电电位VDDQ和VSSQ可为与供应给电源端子的供电电位VDD和VSS不同的电位。供应到电源端子的供电电位VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的供电噪声不会传播到其它电路块。
图2是表示根据本公开的实施例的存储器装置的框图。图2示出从一对熔丝阵列225a和225b穿过存储器阵列200的熔丝总线228的传输路径。在一些实施例中，存储器阵列200可为图1的存储器阵列118的实施方案。然而，存储器阵列200包含16个排组230而不是先前参考存储器阵列118所描述的八个排组。16个排组230组织成各自四个排组230的四个排组群(BG0到BG3)。排组230中的每一个与一组行锁存器219和列锁存器232相关联。
可从熔丝阵列225a-b沿着熔丝总线228扫描输出地址。在图2的特定实施例中，可存在一对熔丝阵列225a和225b。熔丝阵列225a可包含一组反熔丝，所述反熔丝通常可用于存储行地址的第一部分的地址信息。熔丝阵列225b可包含一组熔丝，所述熔丝通常可用于存储行地址的第二部分的地址信息。在一些实施例中，可基于指派给地址的数值在第一部分与第二部分之间划分行地址。举例来说，地址可通过数值分类，具有较小值的行地址可指派给熔丝阵列225a，而具有较大值的行地址指派给熔丝阵列225b。由于地址的值可表达为二进制数，所以对于具有高值的数，所述数的大部分位可处于高逻辑电平，而具有低值的数可具有低逻辑电平处的大部分位。因此，将高值地址存储在包含默认为高逻辑电平的熔丝的熔丝阵列225b中，且将低值地址存储在包含默认为低逻辑电平的反熔丝的熔丝阵列225a中可能更高效。因此，与需要在熔丝阵列225a中熔断的反熔丝相比，指派给熔丝阵列225b的高值地址可能需要熔断更少的熔丝。
在一些实施例中，熔丝阵列225a可包含反熔丝，且可以是非反相熔丝阵列(由于反熔丝的默认值是低逻辑电平)，且熔丝阵列225b可包含熔丝且是反相熔丝阵列。在基于反相熔丝阵列225b提供地址之前可能必须‘反转’地址(例如，交换低逻辑电平和高逻辑电平，反之亦然)。
虽然熔丝阵列225a和225b的组织将在本文中继续作为实例实施方案论述，但应理解，可在其它实施例中使用组织熔丝阵列中的地址的其它方法。举例来说，单个熔丝阵列可仅与熔丝、仅与反熔丝或其混合一起使用。
在广播操作期间，熔丝阵列225a-b可沿着熔丝总线228广播存储于熔丝阵列225a-b中的行地址。熔丝阵列225a-b可开始广播操作作为SPPR操作的扫描模式的部分，如本文进一步所论述。在图2的特定实施例中，在广播操作期间熔丝逻辑电路226可接收沿着来自熔丝阵列225a的熔丝总线部分227a的地址的一部分，以及沿着来自熔丝阵列225b的熔丝总线部分227b的地址的一部分。熔丝逻辑电路226可通过交替沿着熔丝总线228是提供来自第一熔丝总线部分227a还是第二熔丝总线部分227b的地址而将地址组合到熔丝总线228上。为了清楚起见，沿着熔丝总线部分227a提供的地址可称为‘偶’地址，且沿着熔丝总线部分227b提供的地址可称为‘奇’地址。应理解，偶和奇地址指代其中存储地址的熔丝阵列225a-b，且熔丝总线部分227a-b可包含具有偶和奇的数值的地址。
如先前描述，熔丝逻辑电路226可沿着熔丝总线228提供数据。熔丝逻辑电路226可在沿着熔丝总线228提供来自熔丝总线部分227a的偶地址和来自熔丝总线部分227b的奇地址之间交替。熔丝逻辑电路226还可基于熔丝总线的数据执行一或多个操作。举例来说，在修复操作期间，熔丝逻辑226可当特定地址在熔丝总线228上流过时改变其值。
在离开熔丝逻辑电路226之后，熔丝总线228可传递数据通过一或多个选项电路240。选项电路240可包含存储器的可与沿着熔丝总线228的地址交互的各种设定。举例来说，选项电路240可包含熔丝设定，例如测试模式和供电熔丝。存储在熔丝阵列225a-b中的数据可由选项电路240锁存和/或读取，所述选项电路接着可基于沿着熔丝总线228提供的选项数据确定存储器的一或多个性质。
在穿过选项电路240之后，熔丝总线228可穿过用于所有存储器排组230的行锁存器229，然后穿过用于所有存储器排组230的列锁存器232。除沿着熔丝总线228提供数据(包含地址数据)之外，熔丝逻辑电路226还可沿着熔丝总线228提供一或多个选择信号。选择信号可与沿着熔丝总线的特定数据包相关联，且可确定特定数据包与沿着熔丝总线228的哪个电路相关联。举例来说，如果行锁存器选择信号处于活动状态，那么其可指示数据包将存储在行锁存器229中。在一些实施例中，这可用来自熔丝总线228的地址覆写已存储在行锁存器229中的地址。另外的选择信号可用于指明既定存储数据包的特定行锁存器229的特定位置(例如，排组群选择信号、排组选择信号等)。
通过监视熔丝总线228上的数据，提供特定选择信号，且选择性地更改熔丝总线228上的某些数据，熔丝逻辑电路226可在存储器上执行多种修复操作。
图3是描绘根据本公开的实施例的熔丝逻辑电路的框图。在一些实施例中，熔丝逻辑电路300可用以实施图1的熔丝逻辑电路126和/或图2的熔丝逻辑电路226。熔丝逻辑电路300可用以实行软软封装后修复(SPPR)操作。SPPR操作可包含接收存储器的不良行(例如，存储器的缺陷行)的行地址RA。在SPPR操作期间，熔丝逻辑电路可执行扫描模式操作且确定RA是否自身是在较早修复中使用的冗余行，从而指示不良冗余行，并且还可搜索冗余存储器的开放(例如，未使用的)行。熔丝逻辑电路300可随后执行软发送操作且停用识别的不良冗余行，并通过将行地址RA指派到冗余存储器的未使用的行而修复行地址RA。
熔丝逻辑300包含可大体上称为不良冗余逻辑电路342的第一逻辑电路342，以及可大体上称为不良冗余锁存器排组348的第一锁存器排组348。不良冗余锁存器排组348包含一或多个锁存电路(例如，不良冗余锁存器)350，其可存储与如由不良冗余逻辑342所指示的不良冗余行(例如，现在自身有缺陷的用于修复的冗余行)相关联的熔丝排组地址FBA。不良冗余锁存器排组348可将不良冗余地址Hit1FBA从不良冗余锁存器350中的一个提供到SPPR停用电路346，所述SPPR停用电路可基于所提供的地址执行SPPR操作。
熔丝逻辑300还包含可大体上称为开放排组逻辑电路344的第二逻辑电路344，以及可大体上称为开放地址锁存器排组354的锁存器356的第二排组。开放地址锁存器排组354可包含一或多个锁存器(例如，开放地址锁存器)356a-356n，其可基于开放地址逻辑344存储与开放地址相关联的熔丝排组地址FBA(例如，尚未用于修复操作的冗余行)。开放地址锁存器排组354可将开放地址Hit2FBA提供到SPPR修复电路352，其可基于所提供的地址执行SPPR操作。
虽然图3的实施例可包含各自分别含有锁存电路350和356的锁存器排组348和354，但应理解，其它实施例可使用任何形式的易失性存储装置元件。在一些实施例中，熔丝逻辑电路300可包含单个非易失性存储器排组，其可存储不良冗余地址和开放排组地址。在此类实施例中，可提供额外电路以管理相应地址的存储和检索。
熔丝逻辑300还可以包含计数控制电路358，其可耦合到不良冗余锁存器排组348和/或开放地址锁存器排组354以控制个别锁存器350a-n和356a-n中的哪些分别用于存储和/或检索地址。熔丝逻辑电路300还可以包含一或多个PPR电路360，其可对熔丝阵列(例如，图1的熔丝阵列125)执行一或多个硬修复操作。在一些实施例中，PPR电路360可基于存储于锁存器排组348和/或354中的地址中的一或多个而执行硬PPR操作。
熔丝逻辑电路300可接收一或多个启用信号Enable。在一些实施例中，启用信号可由命令解码器(例如，图1的命令解码器106)响应于一或多个外部命令而提供。启用的状态可用以在SPPR操作期间控制熔丝逻辑电路300的操作。举例来说，启用可包含总体启用信号，其可为有效的以指示SPPR操作。可针对如图6中更详细描述的扫描模式操作、移位模式操作和软发送模式操作中的每一个使用个别启用信号。在一些实施例中，熔丝逻辑电路300可接收总体启用信号，且内部逻辑可用以管理用于SPPR操作的操作中的每一个的启用信号。
在SPPR操作期间，熔丝逻辑300可从熔丝阵列(例如，图1的熔丝阵列125和/或图2的熔丝阵列225a-b)接收熔丝总线FB。不良冗余逻辑342和开放逻辑344可检查沿着熔丝总线FB的数据上的数据，而SPPR停用电路346和SPPR修复电路352可改变熔丝总线上的数据且提供经更新熔丝总线数据流xFB。计数控制电路358可包含每当执行SPPR操作时递增的计数器。计数的值可用以确定将地址存储于锁存器排组348和352的哪个锁存器中。在一些实施例中，计数控制电路358可每当SPPR操作结束时递增计数器。
不良冗余逻辑342可接收与存储器的不良行相关联的行地址RA。行地址RA可存储于熔丝逻辑电路300的锁存电路中，在锁存器排组348、354中的任一个外部。行地址RA可从熔丝逻辑的外部提供。举例来说，存储器装置的逻辑可识别存储器的不良行，且提供与存储器的不良行相关联的RA。在一些实施例中，外部测试可确定不良行，且可提供RA作为外部修复命令的部分。
SPPR操作可包含扫描模式操作，其可涉及熔丝阵列沿着熔丝总线传播地址。在扫描模式期间，不良冗余逻辑342可将RA与沿着FB流式传输的地址进行比较。熔丝总线FB上的地址与RA之间的匹配可指示RA与存储器的冗余行相关联，且因此与RA相关联的存储器的冗余行自身是存储器的不良行。不良冗余逻辑342可提供处于有效电平的信号匹配以指示RA与熔丝总线FB上的当前地址之间存在匹配。
不良冗余锁存器排组348可基于信号匹配的状态存储熔丝排组地址FBA。当匹配处于有效电平时，当前FBA可存储于不良冗余锁存器排组348内的开放不良冗余锁存器350a-350n中。指针可指示锁存器350a-350n中的哪一个是将存储FBA的下一个锁存器。指针可基于计数控制电路358的状态。所存储的FBA可与被不良冗余逻辑342识别为不良冗余的地址相关联。
另外，在扫描模式操作期间开放地址逻辑344可扫描提供于熔丝总线FB上的地址且搜索开放熔丝排组。开放熔丝排组地址可表示尚未作为修复操作的部分来使用的冗余行。开放地址逻辑344可提供处于有效状态的信号Available以指示熔丝总线FB上的当前地址是开放地址。当Available处于有效状态时，开放地址锁存器排组354可将熔丝排组地址FBA值锁存到锁存器356中的一个中。锁存的FBA可与由开放逻辑电路344识别的开放地址相关联。FBA可经锁存到开放地址熔丝排组354的锁存器356中的一个中，其可由开放地址锁存器排组354的指针指示。指针可基于存储于计数控制电路358中的值。
锁存器排组348和354中的每一个可大体上相似，并且因此出于简洁起见仅将详细地描述锁存器排组348。锁存器排组348包含多个易失性存储元件。在图3的实施例中，易失性存储元件中的每一个可为锁存电路350。锁存器排组348可耦合到计数控制电路358，其可控制指示锁存器350中的哪一个是下一可用锁存器的信号(和/或锁存器排组348的点)。所述多个锁存器350中的每一个可能够存储熔丝排组地址且提供所存储的熔丝排组地址。在一些实施例中，所述多个锁存电路350中的一个可为主要锁存电路，且仅主要锁存电路可提供锁存器排组348外部的地址。
在一些实施例中，熔丝逻辑电路300可执行任选的移位模式操作。在一些实施例中，为了节省空间和/或电力和/或减少熔丝逻辑电路300的复杂性，仅主要不良冗余锁存器350和主要开放地址锁存器356可分别耦合到SPPR停用电路346和SPPR修复电路352。在移位模式操作期间，数据可在锁存器排组348/354的不同锁存器350/356之间移位以使得最近锁存的熔丝排组地址存储于主要锁存器中。由于在不良地址锁存器排组348和开放地址锁存器排组354中操作可为大体上类似的，因此出于简洁起见，仅将详细地描述不良冗余锁存器排组中的操作。
不良冗余锁存器排组348可具有某一数目n的锁存电路350。第一锁存电路350可为主要锁存器。在一些实施例中，锁存电路350可一起经组织为移位寄存器。锁存电路350中的每一个可存储被识别为与在不良冗余逻辑电路342的前一修复中使用的冗余存储器的缺陷行相关联的熔丝排组地址。计数控制电路358可指示已经发生的SPPR操作的数目。在第iSPPR操作，存储于第i锁存电路350中的FBA可提供到SPPR停用电路346作为地址Hit1FBA。由于仅存储于主要锁存器中的地址是作为Hit1FBA提供，因此存储于第i锁存器中的地址必须移动到主要锁存器中。基于计数控制电路358的值，第i锁存器中的地址可移动到主要锁存器中。
一旦扫描模式(和任选的移位模式)完成，熔丝逻辑300就可执行软发送操作，其中分别在由不良冗余熔丝排组348和开放地址熔丝排组354提供的地址上执行停用和/或修复操作。在软发送模式期间，熔丝阵列可再次开始沿着熔丝总线FB传播地址。此第二广播可大体上类似于在扫描模式操作期间的广播，不同之处在于SPPR停用电路346和SPPR修复电路352可为有效的，而不是不良冗余逻辑电路342和开放地址逻辑电路344。
SPPR停用电路346可检查在熔丝总线FB上流式传输的地址。可将熔丝总线FB上的地址与由不良冗余锁存器排组348提供的地址Hit1FBA进行比较。FB上的地址与Hit1FBA之间的匹配可指示FB上的当前地址是先前识别的不良冗余行。SPPR停用电路346可更改FB上的地址且在熔丝总线xFB上提供经更新地址。确切地说，SPPR停用电路346可停用匹配Hit1FBA、经识别不良冗余行的地址。举例来说，在一个实施例中，SPPR停用电路346可在沿着经更新熔丝总线xFB提供地址之前改变地址中的启用位的状态。SPPR停用电路346还可提供匹配与经识别不良冗余行相关联的行锁存器的选择信号，使得停用的行地址由行锁存器锁存。
SPPR修复电路352可检查在熔丝总线FB上流式传输的地址且将其与由开放地址锁存器排组354提供的熔丝总线地址Hit2FBA进行比较。匹配可指示熔丝总线FB上的当前地址对应于在扫描模式期间由开放逻辑电路344先前确定的开放地址。当存在匹配时，SPPR修复电路352可通过将所提供的行地址RA映射到开放地址上来修复所提供的行地址RA。SPPR修复电路352还可提供对应于与修复相关联的行锁存器的选择信号，使得行地址RA由相关联行锁存器锁存。在一些实施例中，SPPR修复电路352可用行地址RA代替熔丝总线FB上的开放地址的值，并且接着可提供RA作为经更新熔丝总线xFB的部分。RA可随后锁存于先前与Hit2FBA相关联的行锁存器(例如，图1的行锁存器119和/或图2的219)使得RA现在与存储器的冗余行相关联。
在一些实施例中，熔丝逻辑电路300还可以包含PPR电路360。PPR电路360可用以通过熔断熔丝阵列中的一或多个熔丝/反熔丝而执行硬修复。在一些实施例中，PPR电路360可基于存储于不良冗余锁存器排组348和/或开放地址锁存器排组354中的地址而执行硬修复。在一些实施例中，计数控制电路358可确定何时已执行某一数目的SPPR操作以使得锁存器排组348和/或354中的所有锁存器是满的。可随后触发PPR电路360以对存储于那些排组中的地址执行硬修复。在一些实施例中，一旦已基于锁存器排组348和354中的地址做出硬修复，就可清除锁存器排组348和354(例如，可移除锁存器350和356中的地址)。
图4是根据本公开的实施例的熔丝逻辑电路的示意图。熔丝逻辑电路400可表示图3的熔丝逻辑电路300的一部分的实施方案。确切地说，熔丝逻辑电路400可示出在扫描模式操作期间使用的某些组件，例如不良冗余逻辑442、开放地址逻辑444、不良冗余熔丝排组448(和锁存器450)，以及开放地址熔丝排组454(和锁存器456)。不良冗余逻辑电路442包含“或”门464、锁存器466和“同或”门468。开放地址逻辑电路444和不良冗余逻辑电路442可耦合到可由“与”门462提供的启用信号。
“与”门462可接收行旗标信号，以及排组激活信号Act。行旗标信号可为选择信号，其当处于有效状态时指示沿着熔丝总线FB的数据与行锁存器(例如，图1的行锁存器119和/或图2的219)相关联。排组激活信号Act可处于有效状态以指示正对存储器的排组执行操作。当行旗标和Act都有效时，“与”门462可提供处于有效电平的启用信号。
不良冗余逻辑电路442接收指示待修复的存储器的行的行地址RA，以及排组激活信号Act。“或”门464可通过确定Act的至少一个位是否处于高逻辑电平而确定Act是否指示正存取一或多个排组。如果是，那么锁存电路466可锁存行地址RA的当前值。“或”门464的输出可耦合到锁存器466的Clk节点，且行地址RA可耦合到D节点。锁存电路466的Q节点可提供经锁存RA且可耦合到“同或”门468的输入中的一个。“同或”门468的另一输入可耦合到熔丝总线FB。当地址在熔丝总线FB上流过时，“同或”门468可提供与基于锁存于锁存器466中的RA与熔丝总线FB的当前值之间的比较的状态的信号匹配。“同或”门468可耦合到启用信号，且可仅当启用信号有效时比较FB和RA。
不良地址熔丝排组448可当匹配信号有效时锁存熔丝排组地址FBA的当前值。计数控制电路(例如，计数控制电路358)的值可确定排组448内的锁存器450中的哪些具有存储于其中的FBA。锁存器450中的每一个可使“与”门465的输出耦合到锁存器450的时钟端子。“与”门465的一个输入端子可耦合到匹配信号，且另一端子可耦合到仅当计数控制电路处于特定值时才处于高逻辑电平的信号。举例来说，在图4的实施例中，不良地址锁存器排组448包含四个锁存器450，且计数控制电路可为两位计数控制电路。当计数控制电路处于00时，第一“与”门465可接收有效信号，第二“与”门可当计数控制电路处于01时有效，等等。因此，当信号匹配有效时，耦合到锁存器450中的每一个的D端子的FBA的当前值可锁存于耦合到来自计数控制电路的有效信号的任一个锁存器450中。
开放地址逻辑电路可当启用信号有效时为有效的。当启用信号有效时，开放地址逻辑电路444可检查沿着熔丝总线FB流式传输的地址的启用位。如果启用位指示地址经启用(例如，开放)，那么开放逻辑电路可提供处于有效电平的信号Available。开放地址锁存器排组454的锁存器456可以大体上类似于不良冗余锁存器排组448的方式起作用，且出于简洁起见本文将不详细地描述开放地址锁存器排组454的功能。
图5示出根据本公开的实施例的熔丝逻辑电路500的一部分。熔丝逻辑电路500示出可实施图1的熔丝逻辑电路126和/或图2的226的组件的某些组件。具体来说熔丝逻辑电路500示出可在软发送模式操作期间使用以对存储器执行软修复的组件。熔丝逻辑电路500的组件可与熔丝逻辑电路400的组件结合工作以执行SPPR操作。
熔丝逻辑电路500包含不良冗余锁存器550和开放地址锁存器556，它们可分别为不良冗余熔丝排组和开放地址熔丝排组的部分。在一些实施例中，锁存器550和556可表示锁存器排组的主要锁存器。不良冗余锁存器550的输出端子耦合到SPPR停用电路546，而开放地址锁存器556的输出端子耦合到SPPR修复电路552。
SPPR停用电路546包含耦合到存储于锁存器550中的地址且耦合到熔丝总线FB的“同或”门570。当熔丝总线FB上的地址匹配存储于锁存器550中的不良冗余地址时，“同或”门570可提供处于有效电平的信号Match_XNOR。处于有效电平的信号Match_XNOR可激活多路复用器572。多路复用器572可接收熔丝总线FB并且还有系统电压VSS！。当多路复用器572由信号Match_XNOR激活时，多路复用器572可将熔丝总线FB上的当前地址的启用位的值改变为系统电压VSS！的值。这可改变启用位的状态以使得地址的当前值现在为非有效的。经更新地址可随后沿着经更新熔丝总线xFB提供。
SPPR修复电路552包含“同或”门574，其耦合到熔丝总线FB且耦合到存储于锁存器556中的地址。当熔丝总线FB的值匹配锁存器556中的地址时，“同或”门574可提供处于有效电平的信号Match_Open。处于有效电平的信号Match_Open可激活多路复用器576。多路复用器576可耦合到熔丝总线FB和经识别不良地址RA。当多路复用器576被激活时，其可在经更新熔丝总线xFB上提供RA，而不是先前在FB上的值。
图6是根据本公开的实施例的示出在SPPR操作期间熔丝逻辑电路内的信号的时序图。时序图600表示在本公开的具体实施例中可使用的信号。确切地说，时序图600示出可用以操作图3的熔丝逻辑电路300的信号。时序图600的线中的每一个具有表示时间的x轴。y轴表示不同信号中的每一个的逻辑电平，其在图6中示出的实施例中可处于低逻辑电平或高逻辑电平。低逻辑电平在y轴上示出为较低，而高逻辑电平在y轴上较高。仅出于说明性目的示出各种信号的相对位置，且不同信号之间的位置是不按比例的。其它实施例可具有用于不同信号的不同形状，以及信号之间的不同关系。
时序图600的第一线表示激活命令Act。在命令期间Act可充当时钟信号，且可在逻辑低电平与逻辑高电平之间切换。在初始时间t0之前，当Act处于高逻辑电平时可将SPPR进入命令提供到熔丝逻辑电路。处于高逻辑电平的Act连同SPPR进入命令一起可在熔丝逻辑电路中发起SPPR操作。
时序图的第二线表示信号SPPR模式，其可充当启用信号。在接收到SPPR进入命令之后，在初始时间t0，SPPR模式信号可升高到高逻辑电平。SPPR模式可充当用于总体SPPR操作的启用信号。
时序图600的第三线表示内部激活信号内部Act。在t0之后，当SPPR模式有效(在此情况下，处于高逻辑电平)时Act的后续激活可致使内部Act激活且上升到高逻辑电平。处于高逻辑电平的内部Act可致使熔丝逻辑电路锁存所提供的行地址RA。举例来说，内部Act可耦合到锁存器，例如图4的锁存器466，以存储指示存储器的不良行的所提供的行地址RA的当前值。信号内部Act可在设定时间周期中升高到高逻辑电平，并且接着在SPPR操作的其余部分中返回到非有效状态(例如，低逻辑电平)。
时序图600的第四线表示信号ScanMode，其可用以启用熔丝逻辑的ScanMode和软发送模式。在第一时间t1，在初始时间t0之后，ScanMode可被激活且从低逻辑电平升高到高逻辑电平。ScanMode可在内部Act被激活之后被激活以锁存行地址RA。在t1，在ScanMode被激活之后，熔丝阵列可开始沿着熔丝总线传播地址。在由ScanMode的第一激活初始化的扫描模式期间，可检查熔丝总线上的地址以确定是否有任何地址表示不良冗余和/或开放地址。
时序图600的第五线表示信号ShiftMode，其可用以启用熔丝逻辑电路的移位模式。在t1之后的第二时间t2，扫描模式可结束，且信号ScanMode可返回到低逻辑电平。ScanMode的下降沿可触发ShiftMode升高到高逻辑电平。当ShiftMode处于高逻辑电平时，熔丝逻辑可执行一或多个移位操作以在锁存器排组(例如，图3的不良冗余锁存器排组348和/或图3的开放地址锁存器排组354)的锁存器之间移动数据，使得用于当前SPPR操作的地址在主要锁存器中。
时序图600的第六线表示信号移位时钟，其可用以控制锁存器排组中的地址的移位。基于可存储于计数控制电路(例如，图3的计数控制电路358)中的先前SPPR操作的数目，移位时钟可以某一数目的脉冲激活。移位时钟的每一脉冲可将数据移动到下一较低锁存器(例如，从锁存器n到锁存器n-1)。在图6所示的实例中，四个先前SPPR操作已发生，并且因此移位时钟可具有四个顺序脉冲以将数据从第四锁存电路移动到主要锁存电路中。
在第三时间t3，移位模式可结束，且信号ShiftMode可返回到低逻辑电平。这可致使信号ScanMode第二次激活且返回到高逻辑电平。在给定SPPR操作期间ScanMode的第二激活可致使熔丝逻辑电路执行软发送操作。在软发送操作期间，熔丝阵列可开始沿着熔丝总线的地址的第二广播。熔丝逻辑可基于将存储于锁存器排组中(例如，主要锁存器中)的地址匹配于熔丝总线上的地址而执行修复操作和/或停用不良冗余行，并且接着更改所述地址以提供经更新熔丝总线。
时序图600的第七线表示排组旗标信号Bank Flag。排组旗标可为有效的以指示沿着熔丝总线流式传输的数据与排组相关联。当排组旗标在扫描模式期间(例如，t1与t2之间)处于有效状态时，开放熔丝排组地址和不良冗余熔丝排组地址可锁存于其相应锁存器排组中。当排组旗标在软发送操作期间(例如，t3与t4之间)处于有效状态时，可将经更新数据(例如，新地址、启用位的状态改变)多路复用到熔丝总线上以用于在扫描模式期间锁存的地址。
在第三时间t3之后的第四时间t4，SPPR操作可结束，且信号SPPR模式可返回到低逻辑电平。SPPR模式的下降沿可触发计数控制电路以递增跟踪SPPR操作数目的计数器的值。
图7是根据本公开的实施例的沿着熔丝总线的信号的时序图。时序图700表示可用作熔丝总线的部分的信号。时序图的x轴可表示时间，而y轴(FData除外，如本文所论述)可表示信号的逻辑状态。时序图700可表示实例熔丝总线，其可涉及来自第一熔丝阵列(例如，图2的熔丝阵列225a)和第二熔丝阵列(例如，图2的熔丝阵列225b)的数据。来自第一和第二熔丝阵列的地址可大体上称为‘偶’和‘奇’地址，但应理解，偶和奇地址的实际数值可包含偶数字和奇数字。为简洁起见，时序图700可涉及简化熔丝总线，沿着其仅传输四个地址。某些信号可简化，因为仅存在四个地址(例如，选择信号Sel<0>和Sel<1>)。
时序图700的第一线表示信号Fout，其可指示数据正沿着熔丝总线流式传输。Fout可当数据提供于熔丝总线上时处于高逻辑电平，且否则处于低逻辑电平。时序图的第二线EfuseOutEven表示可用以帮助识别熔丝总线上的数据的源的信号。在此实施例中，EfuseOutEven可每当在熔丝总线上提供一对数据包时切换状态。信号可开始于低逻辑电平，且当Fout升高到高逻辑电平时升高到高逻辑电平。EfuseOutEven可随后针对两个数据包保持在高逻辑电平，随后切换到低逻辑电平，并且接着在再两个数据包之后切换回到高逻辑电平。时序图700的第三线是信号ELoad，其表示给定数据包是来自偶数熔丝阵列(例如，反相熔丝阵列)还是奇数熔丝阵列(例如，非反相熔丝阵列)。信号对于偶地址可处于高逻辑电平，且对于奇地址可处于低逻辑电平。
时序图700的第四线是信号FData，其表示正在熔丝总线上流式传输的数据包。每一数据包可表示一组位，所述位一起表示一条信息。在图7的实例中，所述包各自为16位，且可表示地址。每一数据包可来自第一或第二熔丝阵列，且可交替且组合为单个数据流FData。
时序图700的第五和第六线表示选择信号Sel<0>和Sel<1>。选择信号可用以指示FData中的数据包用在何处。举例来说，选择信号可指示一组行锁存器(例如，图1的行锁存器119和/或图2的219)中的哪一个锁存器。在扫描模式操作期间，可抑制所有选择信号，且可不改变行锁存器上的数据。在软发送操作期间，仅对应于已改变(例如，修复或停用)的数据的选择信号不被抑制。示意性地这在时序图700中由所有选择信号表示，作为点线的第一选择信号除外。示出为点线的信号可受抑制，且FData上的数据包无法更改其相应锁存器。FData上的第一数据包可锁存于其相应行锁存器中，因为其相关联选择信号不被抑制。
图8是根据本公开的实施例的表示执行软软封装后修复操作的方法的流程图。方法800可由图1的装置100和/或由本文所描述的其它组件中的任何一个操作。示出为方法的部分的框中的每一个可表示例如逻辑检查的指令和/或存储器装置可作为实行SPPR操作的部分而执行的其它动作。
方法800开始于框805，其描述用以确定存储器装置是否处于空闲状态的检查。如果存储器装置不在空闲状态，那么可重复框805。如果装置处于空闲状态，那么方法800可前进到框810，其描述进入SPPR模式。装置可基于接收到进入SPPR模式的命令信号而进入SPPR模式。如果未接收到此命令，那么可重复框810(和/或如果装置不再处于空闲状态那么可重复框805)。如果接收到SPPR命令，那么可激活启用信号，例如图6的SPPR模式信号。方法800可随后前进到框815。框815描述等待激活命令Act。存储器装置可等待直到存储器排组被Act激活以开始执行SPPR操作的其它功能。在一些实施例中，接收到SPPR命令可致使存储器装置发出Act命令。在一些实施例中，Act可产生存储器的熔丝逻辑电路(例如，图1的熔丝逻辑电路126)的内部激活，其可锁存待修复的行地址RA(例如，图4的锁存器466中)。
在框815之后(例如，在接收到SPPR命令和Act之后)，方法800可大体上前进到框820，其描述扫描模式。在扫描模式期间，熔丝阵列可开始广播操作，其中信息沿着熔丝总线流式传输到存储器阵列。熔丝逻辑电路可沿着熔丝总线检查地址以确定是否存在可用熔丝排组(例如，先前尚未用于修复操作的熔丝排组)且经识别行地址RA与先前修复的行(其可指示不良冗余行)之间是否存在匹配。框825描述搜索开放熔丝排组，而框830描述搜索不良冗余。如方法800中所示，框825和框830可循序地发生。在一些实施例中，框825和830可大体上同时发生。
框825描述确定熔丝排组是否可用。这可涉及扫描在熔丝总线上传递的地址并确定地址的启用状态。在一些实施例中，这可涉及检查地址的一或多个启用位的状态。如果没有熔丝排组可用，(例如，因为存储器的每个行已经用于前一修复和/或作为冗余存储器的不良行被停用)，那么方法800可前进到框865，其退出SPPR操作(并且还递增SPPR操作数目的计数)。如果熔丝排组可用，那么其熔丝排组地址可存储于非易失性存储器元件中，例如开放地址锁存器排组中的锁存器中。熔丝排组地址存储于其中的特定锁存器可基于计数器的值，所述计数器可对先前SPPR操作的数目进行计数。
框830描述确定当前提供的行地址RA是否识别存储器的不良冗余行。不良行的经识别行地址RA可与在熔丝总线上流式传输的地址进行比较。如果存在匹配，那么地址可指示存储器的不良冗余行。如果是，那么与存储器的不良冗余行相关联的熔丝排组地址可存储于不良冗余锁存器排组的锁存电路中。用以存储不良冗余熔丝排组地址的特定锁存器可基于计数器的值。
框835和840描述移位模式操作。在框835中，可检查计数器的值以确定其是否大于0(例如，这是否为第一SPPR操作)。如果计数器的值不大于0，那么可跳过框840，且方法可前进到框845。如果值大于0，那么方法800可前进到框850，其描述在锁存器排组内移位熔丝排组地址。存储于锁存电路中的地址可向下一先前锁存电路移位等于先前SPPR操作数目的次数。这可将存储于框825或830中的地址移动到锁存器排组的主要锁存电路中。方法可随后前进到框845。
框845到860可描述软发送操作。在软发送操作期间，熔丝排组可再次沿着熔丝总线开始传播地址。在框845中，可停用在框830中识别的不良冗余行。可识别熔丝总线上的与存储于锁存器中的先前经识别不良冗余行匹配的地址，且可改变启用位的状态以将行标记为停用。这可通过将系统电压(例如，VSS)多路复用到启用位上来完成。
框850描述确定经识别为开放地址的地址是反相地址还是非反相地址。如果地址是非反相地址，那么方法800可前进到框860，其中将经识别行地址RA多路复用到熔丝总线上代替经识别开放地址。如果地址是反相地址，那么方法800可前进到框855，其中反转经识别行地址RA，并且接着多路复用到熔丝总线上代替经识别开放地址。
在框855或860中的任一个之后，方法800可前进到框865，其可退出SPPR模式。这可递增计数器的值且将存储器装置返回到空闲状态，其可允许方法在框805处再次重新开始。
当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例及/或过程组合或分离及/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。
最后，上文的论述仅旨在说明本发明系统，且不应解释为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然已参考示范性实施例详细地描述了本发明系统，但还应了解，在不脱离如在所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计众多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且并不旨在限制所附权利要求书的范围。

Claims (21)

1.一种设备，其包括：
锁存器排组，其包括多个锁存电路，所述多个锁存电路中的每一个经配置以存储熔丝排组地址；
逻辑电路，其经配置以接收沿着熔丝总线的地址，所述逻辑电路经配置以将具有基于所述熔丝总线上的地址的值的电平的命令信号提供到所述锁存器排组，其中响应于所述命令信号，所述锁存器排组经配置以在所述多个锁存电路中的一个中存储与所述地址相关联的熔丝排组地址；以及
软封装后修复(SPPR)电路，其经配置以确定沿着所述熔丝总线的地址何时匹配于由所述锁存器排组提供的经锁存熔丝排组地址且更改所述地址，然后沿着所述熔丝总线提供所述经更改地址。
2.根据权利要求1所述的设备，其中所述逻辑电路是开放地址逻辑电路，所述开放地址逻辑电路经配置以当沿着所述熔丝总线的所述地址与开放熔丝排组相关联时提供处于有效电平的所述命令信号。
3.根据权利要求2所述的设备，其中所述SPPR电路经配置以确定所述熔丝总线上的所述地址何时匹配于所述经锁存熔丝排组地址，且向所述熔丝总线提供不良行地址而不是所述熔丝总线上的所述地址。
4.根据权利要求1所述的设备，其中所述逻辑电路经配置以当沿着所述熔丝总线的所述地址匹配于不良行地址时提供处于有效电平的所述命令信号。
5.根据权利要求4所述的设备，其中所述SPPR电路经配置以确定所述熔丝总线上的所述地址何时匹配于所述经锁存熔丝排组地址且停用所述地址的一或多个启用位，然后将所述地址提供到所述熔丝总线。
6.根据权利要求1所述的设备，其中所述多个锁存电路包括主要锁存电路，所述主要锁存电路经配置以将存储于所述主要锁存电路中的熔丝排组地址作为所述经锁存熔丝排组地址提供到所述软修复电路。
7.根据权利要求6所述的设备，其进一步包括经配置以对由所述设备执行的SPPR操作的数目进行计数的计数控制电路。
8.根据权利要求7所述的设备，其中所述锁存器排组经配置以在所述SPPR电路确定所述熔丝总线上的所述地址是否匹配于所述经锁存熔丝排组地址之前，基于所述计数控制电路中的所述计数的值将最近存储的地址移位到所述主要锁存电路中。
9.一种设备，其包括：
存储器排组，其包括多个字线；
多个行锁存器，所述行锁存器中的每一个与所述字线中的一个相关联；
熔丝阵列，其经配置以存储多个地址且沿着熔丝总线提供所述多个地址；以及
熔丝逻辑电路，其经配置以从所述熔丝阵列接收沿着所述熔丝总线的所述多个地址且将所述多个地址提供到所述行锁存器，其中所述熔丝逻辑电路经配置以
确定所述多个地址中的地址是否为开放熔丝排组地址且在第一锁存器排组中存储所述开放熔丝排组地址，
确定所述多个地址中的地址是否为不良冗余地址且在第二锁存器排组中存储所述不良冗余地址，
通过在所述熔丝总线上提供不良行地址而不是提供到所述行锁存器的所述多个地址中的所述开放熔丝排组地址来修复所述不良行地址，以及
停用所述不良冗余地址且提供所述经停用不良冗余地址而不是提供到所述行锁存器的所述多个地址中的所述不良冗余地址。
10.根据权利要求9所述的设备，其中所述熔丝逻辑电路经配置以在所述熔丝阵列沿着所述熔丝总线提供所述多个地址的第一时间期间确定地址是否为开放熔丝排组地址且确定地址是否为不良冗余地址，且经配置以在所述熔丝阵列沿着所述熔丝总线提供所述多个地址的第二时间期间修复所述不良行地址且停用所述不良冗余地址。
11.根据权利要求9所述的设备，其中所述熔丝逻辑进一步经配置以响应于所述第一锁存器排组或所述第二锁存器排组是满的而熔断所述熔丝阵列的一或多个熔丝。
12.根据权利要求9所述的设备，其中所述熔丝阵列包括反相熔丝阵列和非反相熔丝阵列，且其中所述熔丝逻辑电路进一步经配置以确定所述开放熔丝排组地址是与所述反相熔丝阵列还是所述非反相熔丝阵列相关联。
13.根据权利要求12所述的设备，其中如果所述开放熔丝排组地址与所述反相熔丝阵列相关联，那么所述熔丝逻辑电路进一步经配置以通过反转所述不良行地址且在所述熔丝总线上提供所述不良行地址而不是所述开放熔丝排组地址来修复所述不良行地址。
14.根据权利要求9所述的设备，其中所述熔丝逻辑电路进一步经配置以提供选择信号，所述选择信号具有各自与所述多个行锁存器中的一个相关联的多个状态，其中所述多个行锁存器中的每一个经配置以当其接收到与所述行锁存器相关联的所述选择信号的所述状态时锁存来自所述熔丝总线的地址。
15.根据权利要求14所述的设备，其中所述熔丝逻辑电路经配置以当在所述熔丝总线上提供所述不良行地址而不是所述开放熔丝排组地址时提供具有与和所述开放熔丝排组地址相关联的所述行锁存器相关联的状态的所述选择信号，且当提供所述经停用不良冗余地址而不是所述不良冗余地址时提供具有与和所述不良冗余地址相关联的所述行锁存器相关联的状态的所述选择信号。
16.一种方法，其包括：
执行扫描模式操作，所述扫描模式操作包括：
确定熔丝排组是否为开放熔丝排组且在第一锁存器排组中存储所述开放熔丝排组的所述地址；以及
确定行是否为不良冗余行且在第二锁存器排组中存储所述不良冗余行的地址；以及
执行软发送模式操作，所述软发送模式操作包括：
通过使故障地址与和所述开放熔丝排组的所述地址相关联的行锁存器关联来修复所述故障地址；
停用所述不良冗余行的所述地址。
17.根据权利要求16所述的方法，其中所述扫描模式操作进一步包括确定所述熔丝排组中是否没有熔丝排组是开放熔丝排组，且如果是这样，那么不执行所述软发送模式操作。
18.根据权利要求16所述的方法，其进一步包括接收处于有效状态的命令信号，当所述命令信号处于所述有效状态时执行所述扫描模式操作和所述软发送模式操作，并且接着使所述命令信号返回到非有效状态。
19.根据权利要求18所述的方法，其进一步包括每当所述命令信号从有效状态切换到非有效状态时递增计数器的值。
20.根据权利要求19所述的方法，其进一步包括在所述扫描模式操作之后且在所述软发送模式操作之前在所述第一锁存器排组的锁存器之间以及所述第二锁存器排组的锁存器之间使地址移位基于所述计数器的所述值的次数。
21.根据权利要求16所述的方法，其中停用所述不良冗余行的所述地址包括改变所述不良冗余行的所述地址的一或多个启用位的状态。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024036876A1 (zh) * 2022-08-17 2024-02-22 长鑫科技集团股份有限公司 一种存储器

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832791B2 (en) 2019-01-24 2020-11-10 Micron Technology, Inc. Apparatuses and methods for soft post-package repair
KR20210042465A (ko) * 2019-10-10 2021-04-20 에스케이하이닉스 주식회사 메모리
KR20210050213A (ko) * 2019-10-28 2021-05-07 삼성전자주식회사 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법
US11334423B2 (en) * 2019-12-26 2022-05-17 Samsung Electronics Co., Ltd. Memory devices for performing repair operation, memory systems including the same, and operating methods thereof
US20200176072A1 (en) * 2020-02-04 2020-06-04 Intel Corporation Dynamic random access memory built-in self-test power fail mitigation
US11468966B2 (en) * 2020-05-21 2022-10-11 Nanya Technology Corporation Memory device with post package repair function and method for operating the same
EP4030436B1 (en) * 2020-10-20 2024-05-29 Changxin Memory Technologies, Inc. Repair circuit and memory
US20220223222A1 (en) * 2021-01-12 2022-07-14 Changxin Memory Technologies, Inc. Post package repairing method and apparatus for memory, storage medium, and electronic device
US11615187B2 (en) 2021-03-31 2023-03-28 Microsoft Technology Licensing, Llc Fuse based replay protection with conservative fuse usage
US11302411B1 (en) * 2021-03-31 2022-04-12 Microsoft Technology Licensing, Llc Fuse based replay protection with dynamic fuse usage and countermeasures for fuse voltage cut attacks
US11860999B2 (en) 2021-03-31 2024-01-02 Microsoft Technology Licensing, Llc Fuse based replay protection with aggressive fuse usage and countermeasures for fuse voltage cut attacks
US11984185B2 (en) 2021-04-07 2024-05-14 Micron Technology, Inc. Apparatuses and methods for zone-based soft post-package repair
US11915775B2 (en) 2021-09-29 2024-02-27 Micron Technology, Inc. Apparatuses and methods for bad row mode

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047192A1 (en) * 2002-09-11 2004-03-11 Ryo Haga Semiconductor device having a redundant memory cell and method for recovering the same
US20150135038A1 (en) * 2013-11-12 2015-05-14 Micron Technology, Inc. Post package repair of memory devices
US20150287480A1 (en) * 2014-04-07 2015-10-08 Micron Technology, Inc. Soft post package repair of memory devices
CN106257595A (zh) * 2015-06-16 2016-12-28 爱思开海力士有限公司 自修复器件及其方法
US20180075920A1 (en) * 2016-09-14 2018-03-15 Micron Technology, Inc. Apparatuses and methods for flexible fuse transmission
US20180102185A1 (en) * 2016-10-06 2018-04-12 SK Hynix Inc. Fuse circuit, repair control circuit, and semiconductor apparatus including the same

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3886323A (en) 1974-02-27 1975-05-27 Gte Automatic Electric Lab Inc Method and apparatus for testing communications switching system space divided equipment supervisory devices
KR920005798A (ko) 1990-04-18 1992-04-03 미타 가쓰시게 반도체 집적회로
US5764878A (en) 1996-02-07 1998-06-09 Lsi Logic Corporation Built-in self repair system for embedded memories
US5862314A (en) 1996-11-01 1999-01-19 Micron Electronics, Inc. System and method for remapping defective memory locations
JP3450625B2 (ja) 1997-02-10 2003-09-29 東芝マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置とその動作方法
US5910921A (en) 1997-04-22 1999-06-08 Micron Technology, Inc. Self-test of a memory device
US5974564A (en) 1997-07-31 1999-10-26 Micron Electronics, Inc. Method for remapping defective memory bit sets to non-defective memory bit sets
US6367030B1 (en) 1997-10-09 2002-04-02 Matsushita Electric Industrial Co., Ltd. Address conversion circuit and address conversion system with redundancy decision circuitry
US6085334A (en) 1998-04-17 2000-07-04 Motorola, Inc. Method and apparatus for testing an integrated memory device
US6472897B1 (en) 2000-01-24 2002-10-29 Micro International Limited Circuit and method for trimming integrated circuits
JP4723714B2 (ja) 2000-10-04 2011-07-13 株式会社東芝 半導体集積回路装置およびその検査方法
US20020133769A1 (en) 2001-03-15 2002-09-19 Cowles Timothy B. Circuit and method for test and repair
US6621284B2 (en) 2001-08-09 2003-09-16 Advanced Analogic Technologies, Inc. Post-package trimming of analog integrated circuits
JP3866588B2 (ja) 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
JP4254334B2 (ja) 2003-05-01 2009-04-15 ソニー株式会社 半導体記憶装置およびそのセルフリペア方法
CN100437870C (zh) 2003-05-16 2008-11-26 美国凹凸微系有限公司 集成电路校准锁定的电路和方法
US7509543B2 (en) 2003-06-17 2009-03-24 Micron Technology, Inc. Circuit and method for error test, recordation, and repair
KR100505702B1 (ko) 2003-08-20 2005-08-02 삼성전자주식회사 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법
US20050080581A1 (en) 2003-09-22 2005-04-14 David Zimmerman Built-in self test for memory interconnect testing
US7536611B2 (en) 2003-11-03 2009-05-19 Lst Corporation Hard BISR scheme allowing field repair and usage of reliability controller
US7295480B2 (en) 2003-12-18 2007-11-13 Agere Systems Inc Semiconductor memory repair methodology using quasi-non-volatile memory
US7350119B1 (en) 2004-06-02 2008-03-25 Advanced Micro Devices, Inc. Compressed encoding for repair
US7116590B2 (en) 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses
US7437626B2 (en) 2005-02-11 2008-10-14 International Business Machines Corporation Efficient method of test and soft repair of SRAM with redundancy
US7277350B2 (en) 2005-06-01 2007-10-02 Infineon Technologies Ag Implementation of a fusing scheme to allow internal voltage trimming
US7215586B2 (en) 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
US7562272B2 (en) 2005-10-06 2009-07-14 International Business Machines Corporation Apparatus and method for using eFuses to store PLL configuration data
KR20070083282A (ko) 2006-02-09 2007-08-24 삼성전자주식회사 멀티 칩 패키지 및 그것의 메모리 장치의 리던던시 방법
KR100877701B1 (ko) 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
JP4353336B2 (ja) 2006-12-26 2009-10-28 エルピーダメモリ株式会社 半導体記憶装置及びそのプログラム方法
KR20080090664A (ko) 2007-04-05 2008-10-09 삼성전자주식회사 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법
US7684266B2 (en) 2007-04-11 2010-03-23 Micron Technology, Inc. Serial system for blowing antifuses
US20080270854A1 (en) 2007-04-24 2008-10-30 Micron Technology, Inc. System and method for running test and redundancy analysis in parallel
WO2009124320A1 (en) 2008-04-05 2009-10-08 Fusion Multisystems, Inc. Apparatus, system, and method for bad block remapping
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
KR101535460B1 (ko) 2008-08-25 2015-07-10 삼성전자주식회사 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그배드 블록 리맵핑 방법
US7881134B2 (en) 2008-11-17 2011-02-01 Micron Technology, Inc. Replacing defective columns of memory cells in response to external addresses
KR101586325B1 (ko) 2009-11-09 2016-02-03 삼성전자주식회사 트림 회로 및 이를 포함하는 반도체 메모리 장치
JP5295991B2 (ja) 2010-02-15 2013-09-18 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
US8817882B2 (en) 2010-07-30 2014-08-26 Qualcomm Incorporated Coding blocks of data using a generalized form of golomb codes
US8887012B2 (en) 2010-08-24 2014-11-11 Advanced Micro Devices, Inc. Method and apparatus for saving and restoring soft repair data
CN201828258U (zh) 2010-09-15 2011-05-11 陈扬 一种探测眼睛与显示器距离的自动报警电路
JP5649888B2 (ja) 2010-09-17 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012069175A (ja) 2010-09-21 2012-04-05 Renesas Electronics Corp 半導体装置
US8645583B2 (en) 2010-09-23 2014-02-04 Intersil Americas Inc. Zero pin serial interface
JP2012083243A (ja) 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
US8913449B2 (en) 2012-03-11 2014-12-16 Shine C. Chung System and method of in-system repairs or configurations for memories
US9076513B2 (en) 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
CN103314408B (zh) 2011-01-19 2016-11-09 马维尔国际贸易有限公司 双通道hdd系统和方法
JP5647026B2 (ja) 2011-02-02 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR20120118538A (ko) 2011-04-19 2012-10-29 삼성전자주식회사 멀티 칩 패키지, 이의 제조 방법, 및 멀티 칩 패키지를 포함하는 메모리 시스템
US8495440B2 (en) 2011-08-30 2013-07-23 Advanced Micro Devices, Inc. Fully programmable parallel PRBS generator
US9001601B2 (en) 2011-09-30 2015-04-07 Samsung Electronics Co., Ltd. Memory device including repair circuit and repair method thereof
US8599595B1 (en) 2011-12-13 2013-12-03 Michael C. Stephens, Jr. Memory devices with serially connected signals for stacked arrangements
KR20130098039A (ko) 2012-02-27 2013-09-04 삼성전자주식회사 패키징 후에 발생되는 특성 결함을 구제하는 반도체 장치
US8874979B2 (en) 2012-06-14 2014-10-28 International Business Machines Corporation Three dimensional(3D) memory device sparing
US9165679B2 (en) 2012-09-18 2015-10-20 Samsung Electronics Co., Ltd. Post package repairing method, method of preventing multiple activation of spare word lines, and semiconductor memory device including fuse programming circuit
US9472284B2 (en) 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
KR20140099689A (ko) 2013-02-04 2014-08-13 삼성전자주식회사 불휘발성 메모리 셀 어레이를 포함하는 반도체 메모리 장치
US9213491B2 (en) 2014-03-31 2015-12-15 Intel Corporation Disabling a command associated with a memory device
KR20160030717A (ko) * 2014-09-11 2016-03-21 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9741403B2 (en) 2014-11-12 2017-08-22 Micron Technology, Inc. Apparatuses and methods to perform post package trim
KR20160106319A (ko) * 2015-03-02 2016-09-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160120006A (ko) * 2015-04-07 2016-10-17 에스케이하이닉스 주식회사 반도체 메모리 장치
US9349491B1 (en) * 2015-04-17 2016-05-24 Micron Technology, Inc. Repair of memory devices using volatile and non-volatile memory
KR20180068095A (ko) * 2016-12-13 2018-06-21 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 시스템
US9805828B1 (en) * 2017-02-21 2017-10-31 Micron Technology, Inc. Memory apparatus with post package repair
KR20180102904A (ko) * 2017-03-08 2018-09-18 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
US10832791B2 (en) 2019-01-24 2020-11-10 Micron Technology, Inc. Apparatuses and methods for soft post-package repair

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040047192A1 (en) * 2002-09-11 2004-03-11 Ryo Haga Semiconductor device having a redundant memory cell and method for recovering the same
US20150135038A1 (en) * 2013-11-12 2015-05-14 Micron Technology, Inc. Post package repair of memory devices
US20150287480A1 (en) * 2014-04-07 2015-10-08 Micron Technology, Inc. Soft post package repair of memory devices
CN106257595A (zh) * 2015-06-16 2016-12-28 爱思开海力士有限公司 自修复器件及其方法
US20180075920A1 (en) * 2016-09-14 2018-03-15 Micron Technology, Inc. Apparatuses and methods for flexible fuse transmission
US20180102185A1 (en) * 2016-10-06 2018-04-12 SK Hynix Inc. Fuse circuit, repair control circuit, and semiconductor apparatus including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024036876A1 (zh) * 2022-08-17 2024-02-22 长鑫科技集团股份有限公司 一种存储器

Also Published As

Publication number Publication date
US20200243158A1 (en) 2020-07-30
CN113330519B (zh) 2024-05-14
US20210020261A1 (en) 2021-01-21
KR20210106585A (ko) 2021-08-30
US11145387B2 (en) 2021-10-12
US10832791B2 (en) 2020-11-10
WO2020154647A1 (en) 2020-07-30
KR102634234B1 (ko) 2024-02-07
EP3915116A4 (en) 2022-10-05
EP3915116A1 (en) 2021-12-01

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