KR20210050213A - 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법 - Google Patents

리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법 Download PDF

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Abstract

본 발명에 따른 메모리 장치는, 로우 디코더, 컬럼 디코더, 및 상기 로우 어드레스와 저장된 불량 로우 어드레스를 비교하고, 상기 컬럼 어드레스와 저장된 불량 컬럼 어드레스를 비교하고, 상기 로우 어드레스가 상기 불량 로우 어드레스에 대응할 때 상기 리던던시 워드라인들 중에서 상기 적어도 하나를 활성화하도록 상기 로우 디코더를 제어하고, 상기 컬럼 어드레스가 상기 불량 컬럼 어드레스에 대응할 때 상기 리던던시 비트라인들 중에서 상기 적어도 하나를 활성화하도록 상기 컬럼 디코더를 제어하는 리페어 제어회로를 포함할 수 있다. 상기 리페어 제어회로는 리페어 동작시 입력된 어드레스에 따라 리페어 단위를 가변할 수 있다.

Description

리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법{MEMORY DEVICE VARYING REPAIR UNIT AND REPAIR METHOD THEREOF}
본 발명은 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 제조 공정의 미세화가 진행될수록 하드(hard) 혹은 소프트(soft) 결함이 있는 메모리 셀, 즉 불량 셀들의 발생률이 증가된다. 여기서 하드 결함 셀은 영구적인 결함을 가진 메모리 셀을 나타내고, 소프트 결함 셀은 경미한 결함을 가지고 있어서 일시적으로 결함을 띠는 메모리 셀을 나타낸다. DRAM의 풀-메모리 용량을 보장하기 위해 불량 셀들을 구제(repair)하는 방법으로 불량 셀들을 노멀 셀들과 별도로 구비되는 스페어 셀 혹은 리던던시 셀로 대체하는 리페어 방법을 채용하고 있다. 예를 들어, 불량 셀을 포함하는 로우를 스페어 로우 혹은 리던던시 로우로 대체(로우 리페어)하거나, 불량 셀을 포함하는 컬럼을 스페어 컬럼 혹은 리던던시 컬럼으로 대체(컬럼 리페어)하는 리페어 방법을 채용하고 있다.
본 발명의 목적은 리페어 단위를 가변하는 메모리 장치 및 그것의 리페어 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 수신된 어드레스의 비트들을 저장하는 어드레스 버퍼; 불량 어드레스의 비트들을 저장하는 제 1 비휘발성 메모리; 상기 어드레스 버퍼의 상기 비트들 중에서 어느 하나의 어드레스 비트와 상기 어느 하나의 어드레스 비트에 대응하는 상기 1 비휘발성 메모리에 저장된 어드레스 비트를 비교하는 제 1 논리 회로들; 선택 신호에 응답하여 상기 제 1 논리 회로들 중에서 2개의 논리 회로들의 출력값들 중에서 어느 하나를 출력하는 제 1 선택기; 상기 제 1 선택기의 출력값과 상기 제 1 논리 회로들 중에서 상기 2개의 논리 회로들을 제외한 나머지의 출력값들을 이용하여 어드레스 매칭 신호를 출력하는 제 2 논리 회로; 상기 선택 신호에 대응하는 어드레스 비트값을 저장하는 제 2 비휘발성 메모리; 상기 선택 신호를 반전하는 인버터; 상기 반전된 선택 신호에 응답하여 상기 2개의 논리 회로들에 대응하는 어드레스 비트들 중에서 어느 하나를 출력하는 제 2 선택기; 및 상기 어드레스 매칭 신호 및 상기 제 2 선택기의 출력값을 AND 연산하는 제 3 논리 회로를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 리던던시 워드라인들 혹은 리던던시 비트라인들에 대응하는 리던던시 영역과 워드라인들과 비트라인들에 대응하는 노멀 영역을 갖는 메모리 셀 어레이; 로우 어드레스에 응답하여 상기 워드라인들 중에서 적어도 하나를 활성화하거나 상기 리던던시 워드라인들 중에서 적어도 하나를 활성화하는 로우 디코더; 컬럼 어드레스에 응답하여 상기 비트라인들 중에서 적어도 하나를 활성화하거나 상기 리던던시 비트라인들 중에서 적어도 하나를 활성화하는 컬럼 디코더; 및 상기 로우 어드레스와 저장된 불량 로우 어드레스를 비교하고, 상기 컬럼 어드레스와 저장된 불량 컬럼 어드레스를 비교하고, 상기 로우 어드레스가 상기 불량 로우 어드레스에 대응할 때 상기 리던던시 워드라인들 중에서 상기 적어도 하나를 활성화하도록 상기 로우 디코더를 제어하고, 상기 컬럼 어드레스가 상기 불량 컬럼 어드레스에 대응할 때 상기 리던던시 비트라인들 중에서 상기 적어도 하나를 활성화하도록 상기 컬럼 디코더를 제어하는 리페어 제어회로를 포함하고, 상기 리페어 제어회로는 리페어 동작시 입력된 어드레스에 따라 리페어 단위를 가변하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 리페어 방법은, 어드레스를 수신하는 단계; 상기 수신된 어드레스의 어드레스 비트들 중에서 리페어 동작에서 무시할 적어도 하나의 어드레스 비트를 이용하여 리페어 단위를 결정하는 단계; 상기 수신된 어드레스와 저장된 불량 어드레스를 비교하는 단계; 및 상기 수신된 어드레스가 상기 저장된 불량 어드레스에 대응할 때, 상기 어드레스에 응답하여 상기 리페어 단위로 리던던시 셀 어레이에 접근하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치 및 그것의 리페어 처리 방법은, 불량 어드레스에 따라 어드레스 비트 종류 혹은 개수를 다르게 설정함으로써 리페어 단위를 가변할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 리페어 제어회로(140)를 예시적으로 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 리페어 제어회로(140)의 실시 예를 예시적으로 보여주는 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 리페어 제어회로(140a)의 실시 예를 예시적으로 보여주는 도면이다.
도 6은 고정된 리페어 단위에 따른 리페어 동작을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 가변적인 리페어 단위에 따른 리페어 동작을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 방법을 예시적으로 보여주는 흐름도이다.
도 9는 본 발명의 실시 예에 따른 테스트 동작에서 메모리 장치에 리페어 처리하는 과정을 예시적으로 보여주는 흐름도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 장치(100a)를 보여주는 도면이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치(100b)를 보여주는 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 데이터 서버 시스템(5000)을 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여주는 도면이다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 리페어 제어부(120), 로우 디코더(130) 및 컬럼 디코더(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들이 배치되는 노말 영역(112) 및 복수의 리던던시 메모리 셀들이 배치되는 리던던시 영역(114)을 포함할 수 있다.
실시 예에 있어서, 노말 영역(112)은 복수의 워드라인들(WL)과 복수의 비트라인들(BL)의 교차 영역에 각각 배치되는 복수의 메모리 셀들을 포함할 수 있다. 여기서, 복수의 메모리 셀들의 각각은 휘발성 메모리 셀 혹은 비휘발성 메모리 셀을 포함할 수 있다.
실시 예에 있어서, 리던던시 영역(114)은 워드라인들(WL)의 연장 방향에 따라 노말 영역(112)에 인접하게 배치될 수 있다. 예를 들어, 리던던시 영역(114)은 복수의 리던던시 비트라인들(RBL) 및 복수의 워드라인들(WL)의 교차 영역에 각각 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
실시 예에 있어서, 리던던시 영역(114)은 비트라인들(BL)의 연장 방향에 따라 노말 영역(112)에 인접하게 배치될 수 있다. 예를 들어, 리던던시 영역(114)은 복수의 리던던시 워드라인들(RWL) 및 복수의 비트라인들(BL)의 교차 영역에 각각 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
노말 영역(112)에 배치되는 메모리 셀들 중에서 적어도 하나의 셀에 불량이 발생할 수 있다. 불량이 발생한 불량 셀은 싱글 비트(single bit), 위크 셀(weak cell) 혹은 결함 셀(defect cell)일 수 있다. 노말 영역(113)에서 발생된 불량 셀은 리던던시 영역(114)에 포함된 리던던시 메모리 셀에 의해 대체될 수 있다. 이러한 대체 동작을 "리페어 동작"이라고 부른다. 리페어 동작에 의해, 불량 셀에 저장되거나 읽혀질 데이터는, 리던던시 메모리 셀에 저장되거나 리던던시 메모리 셀로부터 읽혀질 수 있다.
로우 디코더(120)는 로우 어드레스(RA; row address)에 응답하여 복수의 워드라인들(WL) 중에서 적어도 하나의 워드라인을 선택하고, 선택한 워드라인을 활성화할 수 있다. 또한, 로우 디코더(120)는 로우 어드레스 매칭 신호에 응답하여, 복수의 리던던시 워드라인들(RWL) 중에서 적어도 하나의 리던던시 워드라인을 선택하고, 선택한 리던던시 워드라인을 활성화할 수 있다. 예를 들어, 로우 디코더(120)는 로우 어드레스 매칭 신호에 응답하여, 로우 어드레스(RA)를 비활성화시키고, 리던던시 로우 워드라인을 활성화할 수 있다.
컬럼 디코더(130)는 컬럼 어드레스(CA; column address)에 응답하여 복수의 비트라인들(BL) 중에서 적어도 하나의 비트라인을 선택하고, 선택한 비트라인을 활성화할 수 있다. 또한, 컬럼 디코더(130)는 컬럼 어드레스 매칭 신호에 응답하여, 복수의 리던던시 비트라(RBL) 중에서 적어도 하나의 리던던시 비트라인을 선택하고, 선택한 리던던시 비트라인을 활성화할 수 있다. 예를 들어, 컬럼 디코더(130)는 컬럼 어드레스 매칭 신호에 응답하여, 컬럼 어드레스(CA)를 비활성화시키고, 리던던시 컬럼 비트라인 활성화할 수 있다.
리페어 제어부(140)는 복수의 메모리 셀들 중에서 불량 셀에 대하여 리페어 동작을 수행하도록 구현될 수 있다. 예를 들어, 입력된 로우 어드레스(RA)가 불량 셀에 대응할 때, 리페어 제어부(140)는 로우 어드레스 매칭 신호를 생성할 수 있다. 또한, 입력된 컬럼 어드레스(CA)가 불량 셀에 대응할 때, 리페어 제어부(140)는 컬럼 어드레스 매칭 신호를 생성할 수 있다.
또한, 리페어 제어부(140)는 페일 종류에 따라 리페어 영역의 범위를 가변할 수 있다. 여기서 리페어 영역은 하나의 리던던시 어드레스(CRENI)에 대응하는 영역이다. 예를 들어, 리페어 제어부(140)는 불량 셀에 대응하는 어드레스 비트의 종류 혹은 어드레스 비트의 개수를 가변할 수 있다. 리페어 제어부(140)는 이러한 어드레스 비트의 종류 혹은 어드레스 비트의 개수에 대한 리페어 매핑 정보를 비휘발성 메모리(예를 들어, 퓨즈)에 저장할 수 있다.
일반적인 메모리 장치는 입력된 어드레스와 저장된 페일 어드레스를 비교하고, 비교 결과에 따라 리페어된 어드레스로 변경하는 리페어 동작을 수행한다. 이러한 리페어 동작은 고정된 리페어 단위로 리페어를 수행한다.
본 발명의 실시 예에 따른 메모리 장치(100)는 메모리 셀의 페일 유형에 따라 리페어 단위, 즉 어드레스의 종류 및 개수를 가변함으로써, 동일한 리던던시 자원이라고 하더라도 페일 유형에 따라 다르게 리페어 동작을 운영함으로써 수율 증대를 기대할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 어레이를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 셀 어레이는 노멀 셀 어레이(NCA)와 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA, 112)는 워드라인들(WL1 ~ WLm, m은 2 이상의 자연수)과 비트라인들(BL1 ~ BLn, n은 2 이상의 자연수) 사이의 교차점에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 리던던시 셀 어레이(RCA, 114)는 리던던시 워드라인들(RWL1 ~ RWLi, i은 2이상의 자연수) 및 리던던시 비트라인들(RBL1 ~ RBLj) 사이의 교차점에 배치되는 복수의 리던던시 메모리 셀들을 포함할 수 있다.
한편, 도 2에 도시된 리던던시 워드라인들(RWL1 ~ RWLi)은 워드라인들(WL1 ~ WLm)의 상부에 배치되고 있다. 하지만, 리던던시 워드라인들(RWL1 ~ RWLi)의 위치가 여기에 제한될 필요는 없다. 리던던시 워드라인들(RWL1 ~ RWLi)은 워드라인들(WL1 ~ WLm)의 하부에 배치되거나, 워드라인들(WL1 ~ WLm)의 사이에 하나의 그룹으로 배치되거나, 워드라인들(WL1 ~ WLm)의 사이에 복수의 그룹들로 배치될 수 있다.
한편, 도 2에 도시된 리던던시 비트라인들(RBL1 ~ RBLj)은 비트라인들(BL1 ~ BLn)의 우측에 배치되고 있다. 하지만, 리던던시 비트라인들(RBL1 ~ RBLj)의 위치가 여기에 제한될 필요는 없다. 리던던시 비트라인들(RBL1 ~ RBLj)은 비트라인들(BL1 ~ BLn)의 좌측에 배치되거나, 비트라인들(BL1 ~ BLn)의 사이에 하나의 그룹으로 배치되거나, 비트라인들(BL1 ~ BLn)의 사이에 복수의 그룹들로 배치될 수 있다.
도 3은 본 발명의 실시 예에 따른 리페어 제어회로(140)를 예시적으로 보여주는 블록도이다. 도 3을 참조하면, 리페어 제어회로(140)는, 불량 어드레스 저장기(142), 리페어 단위 결정기(144), 및 어드레스 비교기(146)를 포함할 수 있다.
불량 어드레스 저장기(142)는 테스트 동작에서 불량 셀로 검출된 어드레스를 저장하도록 구현될 수 있다. 실시 예에 있어서, 불량 어드레스 저장기(142)는 비휘발성 메모리를 포함할 수 있다.
리페어 단위 결정기(144)는 테스트 동작에서 무시하는 어드레스 비트에 대응하는 무시 어드레스 비트 정보를 저장하고, 무시 어드레스 비트 정보를 이용하여 수신된 어드레스(ADDR)에 대응하는 리페어 단위를 결정할 수 있다. 여기서 리페어 단위는 어드레스 비트의 종류 및 어드레스 비트의 개수를 포함할 수 있다.
어드레스 비교기(146)는 수신된 어드레스(ADDR)와 불량 어드레스 저장기(142)에 저장된 어드레스를 비교하고, 비교결과로써 수신된 어드레스(ADDR)와 저장된 어드레스가 일치할 때 어드레스 매칭 신호(HIT)를 생성할 수 있다.
도 4는 본 발명의 실시 예에 따른 리페어 제어회로(140)의 실시 예를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 리페어 제어회로(140)는 불량 어드레스 저장기(142), 리페어 단위 결정기(144), 및 어드레스 비교기(146)를 포함할 수 있다.
불량 어드레스 저장기(142)는 불량 셀에 대응하는 어드레스 비트 값들을 저장하고 있다. 예를 들어, 불량 어드레스 저장기(142)는 어드레스 비트들(A0, ..., Ai, Aj, Ak)를 저장하는 제 1 비휘발성 메모리(NVM)를 포함할 수 있다. 실시 예에 있어서, 제 1 비휘발성 메모리는 어드레스 비트들(A0, ..., Ai, Aj, Ak)에 대응하는 복수의 퓨즈들을 포함할 수 있다.
리페어 단위 결정기(144)는 제 2 비휘발성 메모리(144-1; NVM) 및 인버터(144-2, 제 3 논리 회로)를 포함할 수 있다. 비휘발성 메모리(144-1)는 수신된 어드레스 비트들 중에서 무시되는 어드레스 비트에 대한 비트값을 저장할 수 있다. 이러한 비트값은 선택 신호(SEL)로 이용될 수 있다.
인버터(144-2)는 비휘발성 메모리(144-1)의 출력값을 수신하고, 수신된 출력값을 반전함으로써 반전된 선택 신호(SELB)를 출력할 수 있다.
어드레스 비교기(146)는 제 1 논리 회로들(146-1), 제 1 선택기(146-2), 및 제 2 논리 회로(AND, 146-3)를 포함할 수 있다.
제 1 논리 회로들(146-1)의 각각은, 어드레스 버퍼(151)의 어드레스 비트들 중에서 어느 하나와, 불량 어드레스 저장기(142)의 대응하는 어드레스 비트들 중에서 어느 하나를 수신하고, NXOR 연산하도록 구현될 수 있다. 실시 예에 있어서, 어드레스 버퍼(151)는 외부 장치로부터 수신된 어드레스(ADD, 도 3 참조)를 저장하도록 구현될 수 있다. 수신된 어드레스(ADDR)는 복수의 어드레스 비트 저장 유닛들에 대응하는 어드레스 비트값들('1 '혹은 '0')을 저장할 수 있다. 또한, 복수의 어드레스 비트들(A0, ..., Ai, Aj, Ak) 중에서 적어도 2개(예를 들어, Ak, Aj)는 리페어 동작에 리페어 단위를 결정하기 위한 어드레스 비트의 종류 및 어드레스 비트의 개수를 결정하는데 이용될 수 있다. 리페어 어드레스 비트들(Aj, Ak)은 리페어 단위를 결정하기 위하여 무시되는(don't care) 비트들이다.
제 1 선택기(146-2)는 선택 신호(SEL)에 응답하여 어드레스 비트들(Ak, Aj)에 대응하는 논리 회로들의 출력값 중에서 어느 하나를 출력하도록 구현될 수 있다.
제 2 논리 회로(146-3, AND)는 제 1 어드레스 비트들(A0, ... Ai)에 대응하는 논리 회로들의 출력값들과 선택기(146-2)의 출력값을 수신하고, AND 연산함으로써 어드레스 매칭 신호(HIT)를 출력하도록 구현될 수 있다.
상술된 어드레스 매칭 신호(HIT)에 응답하여 리페어 동작을 수행하도록 리페어 라인 활성화기(125)가 동작할 수 있다. 여기서 리페어 라인 활성화기(125)는 제 2 선택기(125-1) 및 제 3 논리 회로(125-2)를 포함할 수 있다. 제 2 선택기(125-1)는 반전된 선택 신호(SELB)에 응답하여 어드레스 비트들(Ak, Aj) 중에서 어느 하나를 선택할 수 있다. 제 3 논리 회로(125-2)는 어드레스 매칭 신호(HIT)와 선택기(121-1)의 출력값을 수신하고, AND 연산함으로써 리던던시 셀을 구동하는 데 필요한 워드라인(WL) 혹은 컬럼 선택 라인(CSL)을 활성화할 수 있다.
한편, 도 4에 도시된 리페어 제어회로(140)는 어드레스 비트들을 비교할 때 NXOR 연산을 수행하는 논리 회로들(146-1)을 사용하였다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 본 발명의 리페어 제어회로는 XOR 연산을 수행하는 논리 회로들을 통하여 리페어 제어회로를 구현할 수도 있다.
도 5는 본 발명의 다른 실시 예에 따른 리페어 제어회로(140a)의 실시 예를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 리페어 제어회로(140a)는, 도 4에 도시된 리페어 제어회로(140)와 비교하여 XOR 연산을 수행하는 논리 회로들(146-1a) 및 대응하는 논리 회로들의 출력값과 선택기(146-2)의 출력값을 NAND 연산하는 논리 회로(146-3a)로 구현될 수 있다.
한편, 아래에서는 설명의 편의를 위하여 어드레스는 로우 어드레스(Row Address; RA)이고, 로우 어드레스는 16개의 어드레스 비트들(RA1, ... , RA14, RA15, RA16)를 포함하고, 리페어 제어회로는 불량 어드레스 저장기 및 어드레스 비교기를 갖는 복수의 퓨즈 회로들을 포함한다고 가정하겠다.
도 6은 고정된 리페어 단위에 따른 리페어 동작을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 퓨즈 회로들(FUSE1 ~ FUSE4)의 각각은 2개의 리던던시 워드라인들을 통하여 리페어 동작을 수행할 수 있다. 도 6에 도시된 바와 같이, 제 1 모양(A)의 불량 셀과 제 2 모양(B)의 불량 셀을 구제하기 위하여 3개의 퓨즈 회로들(FUSE1, FUSE2, FUSE3)이 필요하다.
도 7은 본 발명의 실시 예에 따른 가변적인 리페어 단위에 따른 리페어 동작을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 퓨즈 회로(FUSE1)에 의해 제 1 리페어 단위(RU1)의 리페어 동작이 수행되고, 퓨즈 회로(FUSE3)에 의해 제 2 리페어 단위(RU2)의 리페어 동작이 수행될 수 있다. 여기서 제 1 리페어 단위(RU1)는 4 개의 리던던시 워드라인들(RWL1 ~ RWL4)에 대응하는 단위이고, 제 2 리페어 단위(RU2)는 2 개의 리던던시 워드라인들(RWL5, RWL6)에 대응하는 단위일 수 있다.
한편, 도 7에 도시된 불량 셀의 모양들(A, B)에 따라 RA16의 어드레스 비트의 종류 및 2개의 리페어 어드레스 비트들 개수에 의해 리페어 동작이 수행되었다. 하지만 본 발명의 리페어 동작은 이러한 어드레스 비트의 종류 및 개수에 제한되지 않는다고 이해되어야 할 것이다.
실시 예에 따른 리페어 제어회로(140, 도 1 참조)는 2KB, 2PXI의 고정된 단위의 자원을 2KB, 2PXI 혹은 1KB, 4BXI 등의 단위로 변환할 수 있다. 이로써, 동일 Fuse, PRENI 로도 유연성(flexibility)이 증가될 수 있다.
회로적으로 Page size 감소에 따른 SWD 및 PXB 추가되지 않음으로써, 기존 회가 이용 가능하다. PRENI의 MUX 추가됨으로써, HIT 신호 발생을 위한 비교 주소에 1MUX/1PRENI 필요하다. 또한, RRA_16B/16 분리되고, MA1, 2 Logic 증가될 수 있다. F-ref에서 counter 입력 DRA로 변경되고, 첫 F 주소는 RA0만 다른 WL(+1/-1)으로 시작하도록 변경되고, 두 번째 F 주소부터 RRA_16B/16로 입력될 수 있다.
일반적으로 가장 작은 Page 단위 (ex. 1K, 512M)는 SWD 추가 없이 가능하나 더 조밀한 Page 단위 구현 시 SWD 등 회로 변경이 필요하다. Row 자원으로 Col. Block성 fail 구제가 가능하다. 한 chip안에서도 다른 단위의 운용이 가능 (1bit/2PRENI 추가)하나 RA 등을 고려하여 chip 별 TMRSF로도 설정 가능하다.
도 8은 본 발명의 실시 예에 따른 메모리 장치(100)의 리페어 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 8을 참조하면, 메모리 장치(100)의 리페어 방법은 다음과 같이 진행될 수 있다.
메모리 장치(100)는, 읽기 동작 혹은 쓰기 동작을 수행할 때, 외부 장치(예를 들어, 메모리 제어기)로부터 대응하는 명령 및 어드레스(ADD, 도 3 참조)를 수신할 수 있다(S110). 리페어 단위 결정기(144, 도 3 참조)는 수신된 어드레스(ADDR) 중에서 무시할 적어도 하나의 어드레스 비트를 결정할 수 있다(S120). 예를 들어, 도 7에서 설명된 바와 같이, 어드레스(ADDR)가 로우 어드레스(RA)이라면, 퓨즈 회로(FUSE1)와 리페어 단위 결정기(144, 도 4 참조)에 의해 제 16 로우 어드레스(RA16)의 비트가 무시될 수 있다. 어드레스 제어기(140, 도 3 참조)는 수신된 어드레스(ADDR)와 불량 어드레스 저장기(142, 도 3 참조)에 저장된 어드레스를 비교할 수 있다(S130). 어드레스 비교 결과로써, 어드레스 매칭 신호(HIT)가 생성될 수 있다. 이후에, 어드레스 매칭 신호(HIT)에 응답하여 수신된 어드레스(ADDR)에 관련된 물리 어드레스에 대응하는 리던던시 워드라인 혹은 리던던시 컬럼 선택 라인이 활성화될 수 있다. 이후에 활성화된 리던던시 워드라인 혹은 활성화된 리던던시 컬럼 선택 라인에 연결된 메모리 셀들로부터 읽기 동작이 진행되거나, 활성화된 리던던시 워드라인 혹은 활성화된 리던던시 컬럼 선택 라인에 연결된 메모리 셀에 쓰기 동작이 수행될 수 있다.
도 9는 본 발명의 실시 예에 따른 테스트 동작에서 메모리 장치에 리페어 처리하는 과정을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 9를 참조하면, 메모리 장치(100)의 테스트 동작에서 리페어 처리 과정은 다음과 같다.
웨이퍼 레벨의 메모리 장치(100)에서 테스트 동작이 진행될 수 있다(S210). 메모리 셀의 불량에 따라 리페어 처리가 수행될 수 있다. 메모리 셀의 불량의 종류에 따라 무시해야 할 어드레스 비트가 퓨즈 컷팅에 의해 설정될 수 있다(S220). 예를 들어, 도 4에 도시된 비휘발성 메모리(144-1)에 무시해야 할 어드레스 비트에 대응하는 비트값이 저장될 수 있다. 이후에 불량 어드레스에 대응하는 퓨즈 정보가 퓨즈 컷팅에 의해 저장될 수 있다(S230).
한편, 도 1에서는 로우 어드레스와 컬럼 어드레스 모두 리던던시 영역들을 구비하고 있다. 하지만 본 발명이 여기에 제한되지 않을 것이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 장치(100a)를 보여주는 도면이다. 도 10을 참조하면, 메모리 장치(100a)는, 도 1에 도시된 메모리 장치(100)와 비교하여 로우 어드레스에 대응하는 리던던시 셀 어레이를 갖는 메모리 셀 어레이(100a) 및 리던던시 로우 어드레스에 대응하는 리페어 동작을 수행하는 리페어 제어회로(140a)로 포함할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 장치(100b)를 보여주는 도면이다. 도 11을 참조하면, 메모리 장치(100b)는, 도 1에 도시된 메모리 장치(100)와 비교하여 컬럼 어드레스에 대응하는 리던던시 셀 어레이를 갖는 메모리 셀 어레이(100b) 및 리던던시 컬럼 어드레스에 대응하는 리페어 동작을 수행하는 리페어 제어회로(140b)로 포함할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치는 복수의 뱅크들을 포함할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 로우 디코더(220), 컬럼 디코더(230), 센스 앰프 회로(240), 어드레스 레지스터(250), 뱅크 제어 로직(252), 리프레쉬 카운터(254), 로우 어드레스 멀티플렉서(256), 컬럼 어드레스 래치(258), 제어 로직(260), 리페어 제어회로(266), 타이밍 제어 회로(264)입출력 게이팅 회로(270), 에러 정정 회로(280), 데이터 입출력 버퍼(282)를 포함할 수 있다.
메모리 셀 어레이(210)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)을 포함할 수 있다. 한편, 메모리 셀 어레이(210)를 구성하는 뱅크 어레이들의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(220)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228)을 포함할 수 있다. 컬럼 디코더(230)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238)을 포함할 수 있다. 센스 앰프 회로(240)는 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(241 ~ 248)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크 어레이들(211 ~ 218), 제 1내지 제8 뱅크 로우 디코더들(221 ~ 228), 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238), 제 1 내지 제 8 뱅크 센스 앰프들(241 ~ 248)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
실시 예에 있어서, 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)의 각각은 도 1에 도시된 메모리 셀 어레이(110)의 노멀 영역(112) 및 리던던시 영역(114)를 포함할 수 있다.
어드레스 레지스터(250)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(250)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(252)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(256)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(258)에 제공할 수 있다.
뱅크 제어 로직(252)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(256)는 어드레스 레지스터(250)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(254)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(256)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(256)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(221 ~ 228) 중에서 뱅크 제어 로직(252)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(256)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인을 활성화하는 것과 동시에 리페어 제어회로(266)로부터 출력되는 스페어 로우 어드레스(SRA, 혹은 '리던던시 로우 어드레스')에 대응하는 리던던시 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(258)는 어드레스 레지스터(250)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(258)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(258)는 일시적으로 저장된 혹은 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(231 ~ 238)에 각각 인가할 수 있다.
제 1내지 제8 뱅크 컬럼 디코더들(231 ~ 238) 중에서 뱅크 제어 로직(252)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(270)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화시킬 수 있다. 또한 활성화된 뱅크 컬럼 디코더는 리페어 제어회로(266)로부터 출력되는 컬럼 리페어 신호(CRP)에 응답하여 컬럼 리페어 동작을 수행할 수 있다.
입출력 게이팅 회로(270)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크 어레이들(211 ~ 228)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크 어레이들(211 ~ 218)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다.
제 1 내지 제 8 뱅크 어레이들(211 ~ 218) 중에서 하나의 뱅크 어레이에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크 어레이에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(280)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(282)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크 어레이들(210 ~ 218) 중에서 하나의 뱅크 어레이에 쓰여질 데이터(DQ)는 에러 정정 회로(280)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크 어레이에 쓰여 질 수 있다.
데이터 입출력 버퍼(282)는 쓰기 동작에서는 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(280)에 제공하고, 읽기 동작에서는 에러 정정 회로(280)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(280)는 쓰기 동작에서 데이터 입출력 버퍼(282)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(270)에 제공하고, 입출력 게이팅 회로(270)은 코드워드(CW)를 뱅크 어레이에 쓸 수 있다.
또한, 에러 정정 회로(280)는 읽기 동작에서 하나의 뱅크 어레이에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(270)로부터 제공받을 수 있다. 에러 정정 회로(280)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(282)에 제공할 수 있다.
제어 로직 회로(260)는 메모리 장치(200)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직 회로(260)는 반도체 메모리 장치(200)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(260)는 메모리 제어기로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(261) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(262)를 포함할 수 있다.
예를 들어, 커맨드 디코더(261)는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 커맨드(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직 회로(260)는 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(264)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(264)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(210)에 제공할 수 있다.
리페어 제어회로(266)는 어드레스(ADDR, 혹은 액세스 어드레스)의 로우 어드레스(ROW_ADDR), 컬럼 어드레스(COL_ADDR) 및 워드라인들 각각의 퓨즈 정보에 근거로 하여 뱅크 어레이들 적어도 하나의 제 1 셀 영역 및 제 2 셀 영역의 리페어 동작을 제어하는 리페어 제어 신호들(CRP, SEL, EN, SRA)을 생성할 수 있다. 리페어 제어회로(266)는 스페어 로우 어드레스(SRA, 혹은 리던던시 로우 어드레스)는 대응하는 뱅크 로우 디코더에 제공하고, 컬럼 리페어 신호(CRP)는 대응하는 뱅크 컬럼 디코더에 제공하고, 선택 신호(SEL) 및 인에이블 신호(SRA)는 대응하는 스페어 어레이 블록(혹은 리던던시 어레이 블록)에 관련된 블록 제어 회로에 제공할 수 있다.
리페어 제어회로(266)는 어드레스(ADDR)와 퓨즈 정보에 근거로 하여 리페어 단위를 가변 할 수 있다. 예를 들어, 리페어 제어회로(266)는 어드레스(ADDR) 및 퓨즈 정보를 리페어 어드레스 비트의 종류 및 개수를 가변할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 비트들을 갖는 logical address와 physical address의 매핑(mapping) 정보를 비휘발성 메모리(NVM)에 저장하고, 하나의 맵핑 정보에 대응하는 어드레스 비트의 종류 및 개수를 가변 할 수 있다.
실시 예에 있어서, 복수 비트들로 구성된 address가 전부 일치하면(mapping 조건이 성립되는 경우), 이러한 조건을 발생시키는 복수의 어드레스 비트들의 종류와 개수가 가변 될 수 있다.
실시 예에 있어서, 복수의 address bit들의 종류와 개수는 test 단계에서 결정되고, NVM에 저장될 수 있다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 리던던시 셀들을 포함하고, 리던던시 셀들의 리페어 매핑(repair mapping) 정보를 별도의 비휘발성 메모리(NVM)에 저장하고, 하나의 리페어 매핑 정보로 인해 특정 범위의 노말 셀(normal cell)이 동일한 범위의 리던던시 셀로 리페어(repair) 될 수 있다. 이 때, 하나의 리페어 매핑 정보에 대응하는 셀 영역의 범위가 가변 될 수 있다.
실시 예에 있어서, 리페어 매핑 정보를 저장하는 test 단계에서, 리페어 단위는 모든 매핑에 대해 독립적으로 설정될 수 있다. 이때 설정된 리페어 단위는, 각각의 비휘발성 메모리(NVM)에 저장될 수 있다.
실시 예에 있어서, 리페어 매핑 정보를 저장하는 test 단계에서, 리페어 단위는 모든 매핑이 공통적으로 설정될 수 있다. 이때 설정된 리페어 단위는 하나의 비휘발성 메모리(NVM)에 저장될 수 있다.
한편, 본 발명의 메모리 칩은 스택형으로 구현될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 칩을 예시적으로 보여주는 블록도이다. 도 13을 참조하면, 메모리 칩(1000)은 기판에 수직 방향으로 적층된 제 1 내지 제 3 메모리 다이들(1100 ~ 1300) 및 관통 전극(Through Silicon Via; TSV)들을 포함할 수 있다. 여기서, 적층되는 메모리 다이들의 개수는 도 13에 도시된 것에 제한되지 않을 것이다. 예를 들어, 제 1 및 제 2 메모리 다이들(1100, 1200)은 슬레이브 다이일 수 있고, 제 3 메모리 다이(1300)는 마스터 다이 혹은 버퍼 다이일 수 있다.
제 1 메모리 다이(1100)는 제 1 메모리 셀 어레이(1110) 및 제 1 메모리 셀 어레이(1110)로의 접근을 위한 제 1 관통 전극 영역(1120)을 포함할 수 있다. 제 2 메모리 다이(1200)는 제 2 메모리 셀 어레이(1210) 및 제 2 메모리 셀 어레이(1210)로의 접근을 위한 제 2 관통 전극 영역(1220)을 포함할 수 있다. 여기서, 제 1 관통 전극 영역(1120)은 제 1 메모리 다이(1100)에서 제 1 메모리 다이(1100)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 유사하게, 제 2 관통 전극 영역(1220)은 제 2 메모리 다이(1200)에서 제 2 메모리 다이(1200)와 제 3 메모리 다이(1300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 관통 전극들은 제 1 내지 제 3 메모리 다이들(1100 ~ 1300)간의 전기적 경로들을 제공할 수 있다.
제 1 내지 제 3 메모리 다이들(1100~1300)은 관통 전극들에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 전극들의 수는 수백 내지 수천 개일 수 있고, 관통 전극들은 매트리스 배열로 배치될 수 있다. 제 3 메모리 다이(1300)는 제 1 주변 회로(1310) 및 제 2 주변 회로(1320)를 포함할 수 있다. 여기서, 제 1 주변 회로(1310)는 제 1 메모리 다이(1100)를 접근하기 위한 회로들을 포함할 수 있고, 제 2 주변 회로(1320)는 제 2 메모리 다이(1200)를 접근하기 위한 회로들을 포함할 수 있다. 실시 예에 있어서, 주변 회로들(1310, 1320)의 각각은 도 1 내지 도 13에서 설명된 리페어 동작을 수행하는 방법과 장치에 의해 구현될 수 있다.
한편, 본 발명은 모바일 장치에 적용 가능하다.
도 14는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 모바일 장치(3000)는 어플리케이션 프로세서(3100), 적어도 하나의 DRAM(3200), 적어도 하나의 저장 장치(3300), 적어도 하나의 센서(3300), 디스플레이 장치(3400), 오디오 장치(3500), 네트워크 프로세서(3600), 적어도 하나의 입출력 장치(3700)를 포함할 수 있다. 예를 들어, 모바일 장치(3000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(3100)는 모바일 장치(3000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(3100)는 싱글 코어(Single Core) 혹은 멀티-코어(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(3100)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(3100)는 내부 혹은 외부에 위치한 캐시 메모리(cache memory)를 더 포함할 수 있다.
어플리케이션 프로세서(3100)는 제어기(3110), NPU(Neural Processing Unit (인공 지능 프로세서); 3120), 인터페이스(3130)를 포함할 수 있다. 실시 예에 있어서, NPU(3120)는 옵션적으로 구비될 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(3100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC; System-on-Chip)에서 구동되는 운영 체제의 커널(Kernel)은 입출력 스케줄러(I/O Scheduler) 및 저장 장치(3300)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버(Device driver)는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(3300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
DRAM(3210)는 제어기(3110)에 연결될 수 있다. DRAM(3210)은 어플리케이션 프로세서(3100)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, DRAM(3210)는 OS(Operating System) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다.
DRAM(3210)는, 어플리케이션 프로세서(3100)의 요청 혹은 사용자의 선택에 따라 온-다이 미러링 동작을 수행할 수 있다. DRAM(3220)는 NPU(3120)에 연결될 수 있다. DRAM(3220)는 인공 지능 연산 관련한 데이터를 저장할 수 있다.
DRAM(3210)은 I/O 디바이스나 플래시 메모리보다 상대적으로 빠른 Latency와 BW를 가지고 있다. DRAM(3210)은 Mobile Power-On시 초기화되고, OS와 어플리케이션 데이터가 로딩되어 OS와 어플리케이션 데이터의 임시 저장 장소로 사용되거나, 각종 Software코드의 실행 공간으로 사용될 수 있다. Mobile System은, 여러 개의 어플리케이션들을 동시에 로딩하는 Multitasking동작을 수행하고, 어플리케이션간 전환과 실행 속도가 Mobile System의 Performance Index로 사용될 수 있다.
저장 장치(3300)는 인터페이스(3130)에 연결될 수 있다. 실시 예에 있어서, 인터페이스(3130)는 DDR, DDR2, DDR3, DDR4, LPDDR(Low Power DDR), USB (Universal Serial Bus), MMC(Multimedia Card), embedded MMC, PCI (Peripheral Component Interconnection), NVMe(non-volatile memory express), PCIe(peripheral component interconnect express), SATA(serial at attachment), SCSI(small computer system interface), SAS(serial attached SCSI), UAS(USB(universal storage bus) attached SCSI), iSCSI(internet small computer system interface), Fiber Channel 및 FCoE(fiber channel over ethernet) 중에서 어느 하나의 통신 프로토콜에 의해 동작할 수 있다. 실시 예에 있어서, 어느 하나의 저장 장치(3000)는 임베디드 형태로 모바일 장치(3000)에 포함될 수 있다. 다른 실시 예에 있어서, 어느 하나의 저장 장치(3000)는 착탈 방식으로 모바일 장치(3000)에 포함될 수 있다.
저장 장치(3300)는 사용자 데이터를 저장하도록 구현될 수 있다. 예를 들어, 저장 장치(3300)는 센서(3400)로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(Augmented Reality)/VR(Virtual Reality) 데이터, HD(High Definition) 4K 컨텐츠를 저장할 수 있다. 저장 장치(3300)는 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 저장 장치(3300)는 SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
실시 예에 있어서, 저장 장치(3300)는 어플리케이션 프로세서(3100)에 별도의 칩으로 구현되거나, 어플리케이션 프로세서(3100)과 하나의 패키지로 구현될 수 있다.
실시 예에 있어서, 저장 장치(3300)는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들어, 저장 장치(3300)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
센서(3300)는 모바일 장치(3000)의 외부 환경을 센싱하도록 구현될 수 있다. 실시 예에 있어서, 센서(3300)는 이미지를 센싱하는 이미지 센서를 포함할 수 있다. 이 때, 센서(3300)는 생성된 이미지정보를 어플리케이션 프로세서(3100)로 전송할 수 있다. 다른 실시 예에 있어서, 센서(3300)는 신체 정보(biometric information)를 감지하는 바이오 센서를 포함할 수 있다. 예를 들어, 센서(3300)는 지문, 홍채 패턴, 핏줄 패턴, 심박수, 혈당 등을 감지하고, 감지된 정보에 대응하는 센싱 데이터를 생성할 수 있다. 한편, 센서(3300)는 이미지 센서, 바이오 센서에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 센서(3300)는 조도(illuminance) 센서, 음향 센서, 가속도 센서 등과 같은 임의의 센서를 포함할 수 있다.
디스플레이 장치(3500)는 데이터를 출력하도록 구현될 수 있다. 예를 들어, 디스플레이 장치(3500)는 센서(3300)를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(3100)를 이용하여 연산된 데이터를 출력할 수 있다.
오디오 장치(3600)는 음성 데이터를 외부로 출력하거나, 외부의 음성을 감지하도록 구현될 수 있다.
네트워크 프로세서(3700)는 외부 장치와 유선 혹은 무선 통신 방식에 의해 통신을 연결하도록 구현될 수 있다.
입출력 장치(3800)는 모바일 장치(3000)에 데이터를 입력하거나, 모바일 장치(3000)로부터 데이터를 출력하도록 구현될 수 있다. 입출력 장치(3800)는 USB나 스토리지, 디지털 카메라, SD Card, Touch Screen, DVD, Modem, Network adapter등 디지털 입력 및 출력 기능을 제공하는 기기들을 포함할 수 있다.
한편, 본 발명은 다양한 종류의 컴퓨팅 시스템(예, CPU/GPU/NPU 플랫폼)에 적용 가능하다.
도 15는 본 발명의 실시 예에 따른 컴퓨팅 시스템(4000)을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 컴퓨팅 시스템(4000)은, 시스템 버스(4001)에 연결된 CPU(Central Processing Unit; 4110), GPU(Graphic Processing Unit; 4120), 혹은 NPU(Neural Processing Unit; 4130; 혹은 특수 목적 프로세싱 유닛(Application-specific Processing Unit)), 시스템 버스(4001)에 연결된 메모리 장치(4210) 혹은 저장 장치(4220), 확장 버스(4002)에 연결된 입출력 장치(4310), 모뎀(4320), 네트워크 장치(4330), 혹은 저장 장치(4340)를 포함할 수 있다. 여기서 확장 버스(4002)는 확장 버스 인터페이스(4003)를 통하여 시스템 버스(4001)에 연결될 수 있다.
실시 예에 있어서, CPU(4110), GPU(4120), 및 NPU(4130)의 각각은 온-칩(on-chip) 캐시(4111, 4121, 4131)를 포함할 수 있다.
실시 예에 있어서, CPU(4110)은 오프-칩(off-chip) 캐시(4112)를 포함할 수 있다. 도 15에 도시되지 않았지만 GPU(4120), 및 NPU(4130)의 각각도 오프-칩 캐시를 포함할 수 있다. 실시 예에 있어서, 오프 칩 캐시(4112)는 서로 다른 버스를 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 내부 연결될 수 있다.
실시 예에 있어서, 온-칩/오프 칩 캐시는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM(Phase Random Access Memory), RRAM(Resistive Random Access Memory) 등과 같은 비휘발성 메모리를 포함할 수 있다.
실시 예에 있어서, 메인 메모리들(4114, 4124, 4134)은 대응하는 메모리 제어기들(4113, 4123, 4133)을 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 연결될 수 있다. 실시 예에 있어서, 메모리들(4116, 4126, 4136)은 브릿지들(4115, 4125, 4135)을 통하여 CPU(4110), GPU(4120), 및 NPU(4130)에 연결될 수 있다. 여기서 브릿지들(4115, 4125, 4135)은 대응하는 메모리들(4116, 4126, 4136)을 제어하는 메모리 제어기들을 포함할 수 있다. 실시 예에 있어서, 브릿지들(4115, 4125, 4135)의 각각은 네트워크 장치, 무선 네트워크 장치, 스위치, 버스, 클라우드, 혹은 광채널로 구현될 수 있다.
실시 예에 있어서, 메모리들(4124, 4126)은 GPU 메모리를 포함할 수 있다. GPU 메모리는 GPU와 상호 작용할 수 있는 명령과 데이터를 유지할 수 있다. 명령과 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. GPU 메모리는 이미지 데이터를 저장할 수 있고, 메모리보다 큰 대역폭을 가질 수 있다. GPU 메모리는 CPU에서 클록을 분리할 수 있다. GPU는 GPU 메모리에서 이미지 데이터를 읽고 처리한 다음에 GPU 메모리에 쓸 수 있다. GPU 메모리는 그래픽 처리를 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메모리들(4134, 4136)은 NPU 메모리를 포함할 수 있다. NPU 메모리는 NPU와 상호 작용할 수 있는 명령 및 데이터를 유지할 수 있다. 명령 및 데이터는 메인 메모리나 스토리지에서 복사될 수 있다. NPU 메모리는 신경망에 대한 가중치 데이터를 유지할 수 있다. NPU 메모리는 메모리보다 더 큰 대역폭을 가질 수 있다. NPU 메모리는 CPU에서 클록을 분리할 수 있다. NPU는 NPU 메모리에서 가중치 데이터를 읽고 업데이트 한 다음, 훈련 중에 NPU 메모리에 쓸 수 있다. NPU 메모리는 신경망 훈련 및 추론과 같은 기계 학습을 가속화하도록 구성될 수 있다.
실시 예에 있어서, 메인 메모리들(4114, 4116, 4124, 4126, 4134, 4136, 4210)의 각각은, 도 1 내지 도 13에서 설명한 리페어 동작을 수행하는 메모리 칩으로 구현될 수 있다.
실시 예에 있어서, 메인 메모리는 DRAM, SRAM 등과 같은 휘발성 메모리 혹은 NAND 플래시 메모리, PRAM, RRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 메인 메모리는 세컨더리 스토리지(secondary storage; 4210, 4220)의 그것들보다 낮은 레이턴시 및 낮은 용량을 갖는다.
CPU(4110), GPU(4120), 혹은 NPU(4130)은 시스템 버스(4001)를 통하여 세컨더리 스토리지들(4210, 4220)에 접근할 수 있다. 메모리 장치(4210)는 메모리 제어기(4211)에 의해 제어될 수 있다. 여기서 메모리 제어기(4211)는 시스템 버스(4001)에 연결될 수 있다. 저장 장치(4220)는 저장 제어기(4221)에 의해 제어될 수 있다. 여기서 저장 제어기(4221)는 시스템 버스(4001)에 연결될 수 있다.
저장 장치(4220)는 데이터를 저장하도록 구현될 수 있다. 저장 제어기(4221)는 저장 장치(4220)로부터 데이터를 읽고, 읽혀진 데이터를 호스트로 전송하도록 구현될 수 있다. 저장 제어기(4221)는 호스트의 요청에 응답하여 전송된 데이터를 저장 장치(4220)에 저장하도록 구현될 수 있다. 저장 장치(4220) 및 저장 제어기(4221)의 각각은 메타데이터(metadata) 저장하거나, 자주 접근하는 데이터를 저장하도록 캐시를 읽거나, 혹은 쓰기 효율을 높이기 위한 캐시를 저장하는 버퍼를 포함할 수 있다. 예를 들어, 쓰기 캐시는 특정 개수의 쓰기 요청을 수신하여 처리할 수 있다.
저장 장치(4220)는 HDD(Hard Disk Drive)와 같은 휘발성 메모리와 NVRAM, SSD, SCM, 뉴 메모리와 같은 비휘발성 메모리를 포함할 수 있다.
한편, 본 발명은 데이터 서버 시스템에 적용 가능하다.
도 16은 본 발명의 실시 예에 따른 데이터 서버 시스템(5000)을 예시적으로 보여주는 도면이다. 도 16을 참조하면, 데이터 서버 시스템(5000)은 제 1 서버(5100, 어플리케이션 서버), 제 2 서버(5200, 저장 서버), 메모리 장치(5310), 및 적어도 하나의 저장 장치(5320)를 포함할 수 있다.
제 1 서버(5100) 및 제 2 서버(5200)의 각각은 적어도 하나의 프로세서 및 메모리를 포함할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 메모리-프로세서 쌍으로 구현될 수 있다. 다른 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 용도에 적합하게 서로 다른 개수의 프로세서와 메모리로 구현될 수 있다.
실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)은 제 1 네트워크(5010)를 통하여 통신을 수행할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 제 1 네트워크(5010) 및/혹은 제 2 네트워크(5020)를 통하여 메모리 장치(5310)에 접근할 수 있다. 실시 예에 있어서, 제 1 서버(5100) 및 제 2 서버(5200)의 각각은 제 1 네트워크(5010)제 2 네트워크(5020)을 통하여 저장 장치(5320)에 직접 혹은 간접 접근할 수 있다.
실시 예에 있어서, 저장 장치(5320)의 인터페이스(I/F)는 SATA, SAS, PCIe, DIMM, HBM, HMC, 혹은 NVDIMM을 포함할 수 있다. 실시 예에 있어서, 제 2 네트워크(5020)는 DAS(Direct Attached Storage), NAS(Network Attached Storage), SAN(Storage Area Network) 방식의 연결 형태일 수 있다.
실시 예에 있어서, 메모리 장치(5310) 및 저장 장치(5320)의 각각은 명령에 의해 혹은 자체적으로 장치 정보를 서버(5200)로 전송할 수 있다. 실시 예에 있어서, 메모리 장치(5310)는 도 3 내지 도 23에 설명된 온-다이 미러링 동작을 수행하는 메모리 칩을 포함할 수 있다.
데이터 서버 시스템(5000)은 빅 데이터 인공지능 연산을 수행할 수 있다. 여기서 빅 데이터는 음성, 사진, 영상, 혹은 웨이트/트레이닝 데이터를 포함할 수 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
112: 노멀 영역
114: 리던던시 영역
120: 로우 디코더
130: 컬럼 디코더
140: 리페어 제어회로

Claims (10)

  1. 수신된 어드레스의 비트들을 저장하는 어드레스 버퍼;
    불량 어드레스의 비트들을 저장하는 제 1 비휘발성 메모리;
    상기 어드레스 버퍼의 상기 비트들 중에서 어느 하나의 어드레스 비트와 상기 어느 하나의 어드레스 비트에 대응하는 상기 1 비휘발성 메모리에 저장된 어드레스 비트를 비교하는 제 1 논리 회로들;
    선택 신호에 응답하여 상기 제 1 논리 회로들 중에서 2개의 논리 회로들의 출력값들 중에서 어느 하나를 출력하는 제 1 선택기;
    상기 제 1 선택기의 출력값과 상기 제 1 논리 회로들 중에서 상기 2개의 논리 회로들을 제외한 나머지의 출력값들을 이용하여 어드레스 매칭 신호를 출력하는 제 2 논리 회로;
    상기 선택 신호에 대응하는 어드레스 비트값을 저장하는 제 2 비휘발성 메모리;
    상기 선택 신호를 반전하는 인버터;
    상기 반전된 선택 신호에 응답하여 상기 2개의 논리 회로들에 대응하는 어드레스 비트들 중에서 어느 하나를 출력하는 제 2 선택기; 및
    상기 어드레스 매칭 신호 및 상기 제 2 선택기의 출력값을 AND 연산하는 제 3 논리 회로를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수신된 어드레스는 로우 어드레스 혹은 컬럼 어드레스인 것을 특징으로 하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 논리 회로들의 각각은 NXOR 연산을 수행하고,
    상기 제 2 논리 회로는 AND 연산을 수행하는 것을 특징으로 하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 논리 회로들의 각각은 XOR 연산을 수행하고,
    상기 제 2 논리 회로는 NAND 연산을 수행하는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 수신된 어드레스는 16 비트의 로우 어드레스이고,
    상기 제 1 선택기 및 상기 제 2 선택기의 각각은, 상기 로우 어드레스의 어드레스 비트들 중에서 제 1 어드레스 비트와 제 16 어드레스 비트를 수신하는 것으로 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 비휘발성 메모리는 상기 제 16 어드레스 비트의 비트값을 저장하는 것을 특징으로 하는 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 비휘발성 메모리 및 상기 제 2 비휘발성 메모리의 각각은 퓨즈를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제 1 비휘발성 메모리는 논리 어드레스와 상기 논리 어드레스에 대응하는 물리 어드레스에 대한 매핑 정보를 저장하고,
    상기 매핑 정보에 대응하는 어드레스의 비트 종류와 개수가 가변되는 것을 특징으로 하는 메모리 장치.
  9. 리던던시 워드라인들 혹은 리던던시 비트라인들에 대응하는 리던던시 영역과 워드라인들과 비트라인들에 대응하는 노멀 영역을 갖는 메모리 셀 어레이;
    로우 어드레스에 응답하여 상기 워드라인들 중에서 적어도 하나를 활성화하거나 상기 리던던시 워드라인들 중에서 적어도 하나를 활성화하는 로우 디코더;
    컬럼 어드레스에 응답하여 상기 비트라인들 중에서 적어도 하나를 활성화하거나 상기 리던던시 비트라인들 중에서 적어도 하나를 활성화하는 컬럼 디코더; 및
    상기 로우 어드레스와 저장된 불량 로우 어드레스를 비교하고, 상기 컬럼 어드레스와 저장된 불량 컬럼 어드레스를 비교하고, 상기 로우 어드레스가 상기 불량 로우 어드레스에 대응할 때 상기 리던던시 워드라인들 중에서 상기 적어도 하나를 활성화하도록 상기 로우 디코더를 제어하고, 상기 컬럼 어드레스가 상기 불량 컬럼 어드레스에 대응할 때 상기 리던던시 비트라인들 중에서 상기 적어도 하나를 활성화하도록 상기 컬럼 디코더를 제어하는 리페어 제어회로를 포함하고,
    상기 리페어 제어회로는 리페어 동작시 입력된 어드레스에 따라 리페어 단위를 가변하는 것을 특징으로 하는 메모리 장치.
  10. 메모리 장치의 리페어 방법에 있어서,
    어드레스를 수신하는 단계;
    상기 수신된 어드레스의 어드레스 비트들 중에서 리페어 동작에서 무시할 적어도 하나의 어드레스 비트를 이용하여 리페어 단위를 결정하는 단계;
    상기 수신된 어드레스와 저장된 불량 어드레스를 비교하는 단계; 및
    상기 수신된 어드레스가 상기 저장된 불량 어드레스에 대응할 때, 상기 어드레스에 응답하여 상기 리페어 단위로 리던던시 셀 어레이에 접근하는 단계를 포함하는 방법.
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