CN116072207B - 故障寻址电路及存储器 - Google Patents

Abstract

本申请提供一种故障寻址电路及存储器，其中故障寻址电路包括：使能电路和输出电路，使能电路针对命令地址信号对应的列地址，若该列地址的故障阵列标识不为预设的无效值，则输出有效的使能信号，否则输出无效的使能信号；以及，针对其它列地址输出无效的使能信号；输出电路接收各列地址的故障阵列标识，并根据各列地址的使能信号，输出使能信号有效的列地址的故障阵列标识。本方案能够实现准确的故障寻址。

Description

故障寻址电路及存储器

技术领域

本申请涉及存储器技术，尤其涉及一种故障寻址电路及存储器。

背景技术

伴随存储器技术的发展，存储器被广泛应用在多种领域，比如，动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）的使用非常广泛。

实际应用中，在存储器的生产和使用过程中，存储单元可能会产生故障，故障的存储单元不能正常工作，需要进行替换修复。为了保证故障存储单元替换修复的情况下，存储器的正常工作，需要实现准确的故障寻址。

发明内容

本申请的实施例提供一种故障寻址电路及存储器。

根据一些实施例，本申请第一方面提供一种故障寻址电路，包括：使能电路，接收命令地址信号和各列地址的故障阵列标识，用于针对命令地址信号对应的列地址，若该列地址的故障阵列标识不为预设的无效值，则输出有效的使能信号，否则输出无效的使能信号；以及，针对其它列地址输出无效的使能信号；输出电路，与使能电路连接，用于接收各列地址的故障阵列标识，并根据各列地址的使能信号，输出使能信号有效的列地址的故障阵列标识；其中，若列地址的故障阵列标识不为无效值，表征在该列地址下存在发生故障的存储阵列，且该存储阵列的标识为故障阵列标识。

在一些实施例中，使能信号处于不同的电平状态，分别表征使能信号处于有效状态或无效状态。

在一些实施例中，使能电路包括：列解码器，接收命令地址信号，用于根据命令地址信号，输出各列地址的第一状态信号；其中，命令地址信号对应的列地址的第一状态信号处于第一电平状态，其它列地址的第一状态信号处于第二电平状态；标识解码器，接收各列地址的故障阵列标识，用于根据各列地址的故障阵列标识，输出各列地址的第二状态信号；其中，故障阵列标识为无效值的列地址的第二状态信号处于第三电平状态，故障阵列标识不为无效值的列地址的第二状态信号处于第四电平状态；信号生成电路，与列解码器和标识解码器连接，用于输出每个列地址的使能信号；其中，若列地址的第一状态信号处于第一电平状态且该列地址的第二状态信号处于第四电平状态，则该列地址的使能信号处于有效状态；否则，列地址的使能信号处于无效状态。

在一些实施例中，列解码器包括：多个第一子解码器，与各列地址一一对应；每个第一子解码器接收命令地址信号，用于对命令地址信号的各地址位进行逻辑运算，输出第一子解码器对应的列地址的第一状态信号；其中，若第一子解码器对应的列地址为命令地址信号对应的列地址，第一子解码器输出处于第一电平状态的信号，若第一子解码器对应的列地址不为命令地址信号对应的列地址，第一子解码器输出处于第二电平状态的信号。

在一些实施例中，第一电平状态为高电平，第二电平状态为低电平。

在一些实施例中，第一子解码器包括：第一与运算单元；第一与运算单元具有n个输入端，接收n个输入信号，并输出第一子解码器对应的列地址的第一状态信号；该n个输入信号记为第1输入信号、第2输入信号、…第i输入信号、…第n输入信号，若第一子解码器对应的列地址的第i个地址位为高电平，第i输入信号为命令地址信号的第i地址位，若第一子解码器对应的列地址的第i个地址位为低电平，第i输入信号为命令地址信号的第i个地址位的互补信号，1≤i≤n，i为整数；第一与运算单元用于对n个输入信号进行与逻辑运算，输出第一子解码器对应的列地址的第一状态信号。

在一些实施例中，第一与运算单元包括：多级与门组，与门组包括至少一个第一与门；第一级与门组中的每个第一与门接收n个输入信号中的两个输入信号，用于对该两个输入信号进行与逻辑运算，输出运算结果；其它每级与门组接收上一级与门组的输出结果，并对上一级与门组的输出结果进行与逻辑运算，直至最后一级与门组输出第一状态信号。

在一些实施例中，标识解码器包括：多个第二子解码器，与各列地址一一对应；每个第二子解码器接收对应的列地址的故障阵列标识，用于对故障阵列标识的各地址位进行逻辑运算，输出第二子解码器对应的列地址的第二状态信号；其中，若第二子解码器接收到的故障阵列标识为无效值，第二子解码器输出处于第三电平状态的信号，若第二子解码器接收到的故障阵列标识不为无效值，第二子解码器输出处于第四电平状态的信号。

在一些实施例中，第三电平状态为低电平，第四电平状态为高电平。

在一些实施例中，无效值为全零。

在一些实施例中，第二子解码器包括：或运算单元；或运算单元接收第二子解码器对应的列地址的故障阵列标识，或运算单元用于对故障阵列标识的地址位进行或逻辑运算，输出第二子解码器对应的列地址的第二状态信号。

在一些实施例中，或运算单元包括：多级或门组，或门组包括至少一个或门；第一级或门组中的每个或门接收故障阵列标识的两个地址位，用于对该两个地址位进行或逻辑运算，输出运算结果；其它每级或门组接收上一级或门组的输出结果，并对上一级或门组的输出结果进行或逻辑运算，直至最后一级或门组输出第二状态信号。

在一些实施例中，有效状态为高电平状态，无效状态为低电平状态。

在一些实施例中，信号生成电路包括：多个第二与门，与各列地址一一对应；每个第二与门的第一输入端接收对应列地址的第一状态信号，第二与门的第二输入端接收对应列地址的第二状态信号，第二与门的输出端用于输出对应列地址的使能信号。

在一些实施例中，输出电路包括：多个第二与运算单元，与各列地址一一对应；每个第二与运算单元接收对应列地址的使能信号和该列地址的故障阵列标识，第二与运算单元用于对对应列地址的使能信号和故障阵列标识进行与逻辑运算，输出运算结果。

在一些实施例中，第二与运算单元包括：多个第三与门，与故障阵列标识的地址位一一对应；每个第三与门的第一输入端接收第二与运算单元对应的列地址的使能信号，第三与门的第二输入端接收该列地址的故障阵列标识的一个地址位。

在一些实施例中，输出电路包括：多个传输电路，与各列地址一一对应；每个传输电路的输入端接收对应列地址的故障阵列标识，传输电路的控制端接收该列地址的使能信号；传输电路用于根据使能信号，输出接收到的故障阵列标识，或者不输出故障阵列标识。

在一些实施例中，存储阵列的数量不大于故障阵列标识的所有地址位均为1时对应的数值。

根据一些实施例，本申请第二方面提供一种存储器，包括：存储阵列、冗余阵列、各列地址对应的故障存储电路、故障解码器以及如前的故障寻址电路；冗余阵列用于替换存储阵列中的故障存储单元；故障存储电路用于存储对应列地址的故障阵列标识；故障寻址电路的输入端与故障存储电路连接，故障寻址电路的输出端与故障解码器连接；故障解码器用于对故障寻址电路输出的故障阵列标识进行解码，得到当前需执行故障修复的存储阵列。

本申请实施例提供的故障寻址电路及存储器，包括使能电路和输出电路，其中使能电路接收到命令地址信号后，检测该命令地址信号对应的列地址的故障阵列标识是否为无效值，若为无效值，则表征该列地址下未发生故障，故输出电路不输出故障阵列标识，反之若为有效值，则表征该列地址下发生故障，相应的，输出该列地址的故障阵列标识。本方案能够实现准确的故障寻址，并且通过检测故障阵列标识是否为无效值，使得故障阵列标识既可以表征发生故障时的故障地址，还可以表征未发生故障的情形，从而无需设置专门的使能标识来表征是否发生故障，从而减小故障寻址所需的信息量，并且能够节省用于存储信息的存储空间。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。

图1为一实施例示出的存储器的架构示例图；

图2为一实施例示出的存储单元的结构示例图；

图3为一种示例的替换方案架构图；

图4为一种示例的替换方案架构图；

图5为一实施例提供的故障寻址电路的结构示例图；

图6为一实施例提供的使能电路的结构示例图；

图7为一实施例提供的列解码器的结构示例图；

图8为一实施例提供的列解码器的结构示例图；

图9为一实施例提供的第一与运算单元的结构示例图；

图10为一实施例提供的标识解码器的结构示例图；

图11为一实施例提供的第二子解码器的结构示例图；

图12为一实施例提供的或运算单元的结构示例图；

图13为一实施例提供的列解码器的结构示例图；

图14为一实施例提供的输出电路的结构示例图；

图15为一实施例提供的第二与运算单元的结构示例图；

图16为一实施例提供的输出电路的结构示例图；

图17为一实施例提供的存储器的结构示例图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记或区分使用，不是对其对象的先后顺序或数量限制。此外，附图中的不同元件和区域只是示意性示出，因此不限于附图中示出的尺寸或距离。

下面以具体的实施例对技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

图1为一实施例示出的存储器的架构示例图，如图1所示，以DRAM作为示例，包括数据输入/输出缓冲、行解码器、列解码器、感测放大器以及存储阵列。其中，数据输入/输出缓冲属于外围区电路，感测放大器、行解码器、列解码器以及存储阵列属于阵列区电路。存储阵列主要由字线、位线和存储单元组成。存储阵列中的字线沿行方向延伸，存储阵列中的位线沿列方向延伸，字线与位线的交叉处为存储阵列的存储单元。

其中，每个存储单元用于存储一个比特（bit）的数据。如图2所示，图2为一实施例示出的存储单元的结构示例图，存储单元主要由晶体管M和电容C组成。其中，电容用于存储数据，晶体管开关用于根据选中状态，关断或导通。

可以通过控制字线和位线来激活某个存储单元，以实现对该存储单元的访问。结合读取场景作为示例：需要读取存储单元中的数据时，可以通过行解码器选中该存储单元所在行的字线，相应的，图示中的晶体管M导通，通过对位线信号的感测放大就可以感知到此时电容C上的状态。例如，如果存储单元中存储的bit数据为1，那么晶体管M导通后就会从存储单元的位线上读到1，反之也是同样的道理。另外，结合写入场景作为示例：需要向某存储单元中写入bit数据时，比如写入1。可以通过行解码器选中该存储单元所在行的字线，相应的图示中的晶体管M导通，通过将位线的逻辑电平设为1，使得电容C充电，即向存储单元写入1。反之，如果要写入0，那么位线的逻辑电平设为0，使得电容C放电，即向存储单元写入0。

实际应用中，DRAM在生产过程中有一定概率会产生故障的存储单元，或者，伴随着设备的老化损坏，尤其是运行环境存在挑战（高温环境），并且需要频繁运行的存储器，在存储阵列中可能产生故障存储单元。这些故障存储单元不能正常工作，因此为了避免故障存储单元影响存储器的正常工作，在设计时除了规划包含常规存储单元的主存储阵列以外，还会规划冗余阵列，冗余阵列中的存储单元作为冗余部分，用于实现对主存储阵列中故障存储单元的替换。

本文中的“替换”指存储功能上的替换，即保证替换后能正常用于存储数据的存储单元的数量即可，具体的替换方式包括但不限于，用冗余存储单元来存储故障存储单元原本需要存储的bit数据，或者，只需保证加入冗余存储单元后，能够正常工作的存储单元的数量可以保证完整数据的储存即可，至于哪个存储单元存储哪个bit数据可以不做限制。

在一些替换方案中，比如LCR（Local Column Repair）方案，会在存储阵列中设计包含常规存储单元的存储列，以及包含冗余存储单元的冗余列，冗余列和存储列共享该存储阵列的数据线，数据线用于传输读取或写入的数据。为了便于设计，在一些替换方案里，比如CCR（Central Column Repair）方案中，所有冗余存储单元设置在独立的冗余阵列中，冗余阵列和常规的存储阵列分别独立设置，各自具有独立的数据线，故需要提供一种有效方案支持该架构下，发生故障替换时的数据处理，比如，数据的正常写入。

为便于理解，如图3和图4所示，图3和图4分别为一种示例的替换方案架构图，以存储器包括N个存储阵列（Column Plane)作为示例，分别为第1存储阵列、第2存储阵列，…第N存储阵列。图3采用的故障替换方案为LCR方案，图中填充阴影的列为冗余列，未填充阴影的部分为常规的存储列，可知LCR方案中，各冗余列集成于每个存储阵列中，每个存储阵列下的存储列和冗余列共享数据线。图4采用的故障替换方案为CCR方案，图中填充阴影的阵列为冗余阵列，未填充阴影的部分为常规的存储阵列（不含冗余列，为便于区别冗余阵列，也称为主存储阵列），可知CCR方案中，独立设置冗余阵列，冗余阵列中的存储单元用于替换主存储阵列中故障的存储单元，每个阵列配置有独立的数据线。需要说明的是，图中只是一种示例，具体的阵列架构可以根据实际需要调整，而不限于图中的示例。

实际应用中，考虑到上述故障修复的情形，在进行数据处理时，需要执行故障寻址。具体的，故障寻址是指在进行数据处理时，确定本次数据处理所涉及的存储单元是否包含故障存储单元，以及具体哪个存储单元为故障存储单元。

结合前述两种故障修复架构进行示例：在一个示例中，结合LCR方案，为了实现故障寻址，为每个存储阵列配置一套存储模块，比如锁存器，用于存储该阵列中的故障存储单元所在的列地址以及使能状态信号。举例来说，在LCR方案下，在故障寻址后我们得到的是在某个存储阵列里哪一列发生了故障。比如，假设单个存储阵列里有64列，由于2的六次方正好等于64，因此可以使用数据长度为6比特的信号来表征存储阵列中的64个列，相应的，可以为每个存储阵列配置六个锁存器来存储故障列的列地址，另外还需要一个锁存器来存储该存储阵列的使能信号，以避免误判。这里的使能信号表征该存储阵列是否存在故障存储单元。使能信号的设置是考虑到一些情形下锁存器中存储的信息，可能导致误操作。举例来说，当不存在故障列时，锁存器也会处于某种默认或者初始状态，为了避免在故障寻址时，将默认或初始状态下锁存器中存储的信息误作为故障列的列地址，示例技术中还设置了使能信号。只有当锁存器中存储的使能信号有效时，才将六个锁存器中存储的信息作为故障列的列地址，否则，即便六个锁存器中存储有信息，也不输出故障列地址，相应的，无需针对该存储阵列执行故障修复。

在另一个示例中，结合CCR方案，在故障寻址后需要得到的是，本次数据处理的列地址下哪个存储阵列存在故障，也就是说，需要记录每个列地址下故障存储阵列的标识。举例来说，假设一个存储块（Bank）里面有34个主存储阵列，则需要一个数据长度为6比特的信息来表征这34个主存储阵列。相应的，对于一个列地址来说，需要六个latch来存储该列地址下发生故障的存储阵列的标识，此外，与前述类似，还需要设置一个锁存器来存储使能信号。伴随集成电路的发展，希望提高集成度，减小占用面积。

基于CCR方案下的故障寻址，本申请实施例的一些方面上述考虑。以下结合本申请的一些实施例对方案进行示例介绍。

实施例一

图5为一实施例提供的故障寻址电路的结构示例图，如图5所示，该故障寻址电路包括：

使能电路11，接收命令地址信号CA<…>和各列地址的故障阵列标识Bit<…>，用于针对命令地址信号CA<…>对应的列地址，若该列地址的故障阵列标识不为预设的无效值，则输出有效的使能信号，否则输出无效的使能信号；以及，针对其它列地址输出无效的使能信号；

输出电路12，与使能电路11连接，用于接收各列地址的故障阵列标识，并根据各列地址的使能信号，输出使能信号有效的列地址的故障阵列标识；其中，若列地址的故障阵列标识不为无效值，表征在该列地址下存在发生故障的存储阵列，且该存储阵列的标识为故障阵列标识。

实际应用中，本实施例提供的存储器的类型不限，作为示例，可以应用在包括但不限于双倍速率同步动态随机存储器（简称DDR）等。

其中，通过解析命令地址信号CA<…>可以确定本次数据处理的列地址。这里的数据处理包括但不限于数据写入、数据读取等。实际应用中，各列地址的故障阵列标识可以存储在锁存器中，结合前述示例，可以针对每个列地址设置一定数量的锁存器，用于存储该列地址的故障阵列标识。其中，列地址的故障阵列标识是指，在该列地址下发生故障的存储阵列的标识。具体的，存储器中各个存储阵列的列地址共用，具体来讲，即各存储阵列的相同列的列地址是一样的，这里的相同列指不同存储阵列中位于相同位置的列，比如，第1存储阵列的第一列和第2存储阵列的第一列，即为不同存储阵列的相同列，例如，第一列的列地址为000000。相应的，假设当前的命令地址信号对应的列地址为000000，则使能电路需要检测000000的列地址对应的故障阵列标识是否为无效值。

实际应用中，可以针对每个列地址设置预定数量的锁存器，比如，针对第一列的列地址设置六个锁存器，针对第二列的列地址设置六个锁存器。其中，锁存器的数量可以根据各存储阵列的数量确定，每个锁存器存储一个比特数据，所有锁存器存储的比特数据组成的数据能够表征所有的存储阵列即可。比如，假设存储阵列的数量为34个，则需要配置一个六位数据来标识这34个存储阵列，比如，000001表征第1存储阵列，000010表征第2存储阵列，…直至100010表征第34存储阵列。相应的，针对每个列地址配置六个锁存器。

其中，列地址的故障阵列标识为，在该列地址下存在故障存储单元的存储阵列的标识，列地址的故障存储标识可以存储在该列地址对应的锁存器中。结合前述举例，假设第一列的列地址（000000）的故障存储标识包括000010，则说明第2存储阵列的第一列发生故障，其它未被记录的故障存储标识，比如，第1存储阵列的标识（000001），第3存储阵列的标识（000010），直至第34存储阵列的标识，对应的存储阵列，即除第2存储阵列以外的存储阵列的第一列均未发生故障。

具体的，使能电路11接收到当前的命令地址信号后，从该命令地址信号对应的列地址的锁存器中读取该列地址的故障阵列标识，检测故障存储标识是否为无效值。其中，无效值可以预先设定，其可以为一个也可以为多个。在一个示例中，可以设定无效值为全零，比如，000000，以便于通过逻辑运算实现故障阵列标识是否为无效值的检测，提高故障寻址的效率。

实际应用中，可以将故障阵列标识中的部分标识值用于表征故障存储阵列，其余部分标识值中选取至少一个设定为无效值。举例来说，假设故障存储标识的数据长度为6比特，可知，该故障存储标识最多有2的6次方个取值，即64个取值。结合前述举例，取64个取值中的34个分别用于表征34个存储阵列，比如，选取000001~100010，此外的其它取值，比如，000000以及100011~111111，可以从中选取至少一个值设定为无效值。故需要保证故障阵列标识的所有取值中，除了用于标识存储阵列的取值外，能够剩余至少一个取值用来设定为无效值。故在一个示例中，存储阵列的数量不大于故障阵列标识的所有地址位均为1时对应的数值。例如，对于六比特的故障阵列标识，其所有地址位均为1时，即111111，对应的数值为63，则存储阵列的数量最多可为63个。具体的，可以使用000000~111111中的000001~111111来标识存储阵列，剩余的000000作为无效值。可以理解，当存储阵列的数量大于上述数值时，可通过增加故障阵列标识的数据长度，实现故障寻址。

总的来说，无效值表征没有存储阵列在该列地址下发生故障。比如，如果第一列的列地址的故障存储标识为任一无效值，则表明所有存储阵列的第一列均没有发生故障。通过将故障阵列标识的部分取值复用为无效值，可以实现故障阵列标识即可反映故障修复的使能情况，又可记录故障存储阵列的标识，减少故障寻址所需的存储模块的数量，进而节省占用面积，提高集成度。结合前述举例来说，假设存储阵列的数量为34个，基于本实施例的方案，针对单个列地址，仅需配置六个锁存器，而无需再额外配置用于专门存储使能信号的锁存器，减少了所需的锁存器数量。

结合上述，使能电路11根据接收到的命令地址信号CA<…>，获得该命令地址信号CA<…>对应的列地址的故障阵列标识。一种情况中，若该故障阵列标识为无效值，则说明当前存储的故障阵列标识并非故障存储阵列的标识，而可能是锁存器在未存储有效的故障阵列标识时的一种默认值或初始值，故使能电路11输出无效的使能信号。相应的，输出电路12响应于无效的使能信号，不输出故障存储阵列的标识，本次数据处理无需执行故障修复。以数据写入为例，本次的待写入数据将基于命令地址信号对应的列地址，写入主存储阵列的对应列中。其中，输出电路12不输出故障阵列标识，具体可以实现为输出电路12不输出数据，或者输出默认的无效数据，比如，输出全零信号，可视为未输出故障阵列标识，在此不对其具体实现方式进行限制。

另一种情况中，若故障阵列标识不为无效值，即说明当前存储的故障阵列标识确为故障存储阵列的标识，故使能电路11输出有效的使能信号，输出电路12响应于有效的使能信号，输出命令地址信号对应的列地址的故障阵列标识，以基于该故障阵列标识执行后续的故障修复处理。比如，仍以数据写入为例，基于故障寻址电路输出的故障存储阵列的标识，本次的待写入数据将基于命令地址信号对应的列地址，写入用于修复该故障存储阵列的冗余阵列的对应列中。通过本实施例的方案，能够在实现故障寻址的同时，减小芯片尺寸。

作为示例，可以通过使能信号的状态表征是否有效。在一个示例中，使能信号处于不同的电平状态，分别表征所述使能信号处于有效状态或无效状态。举例来说，使能信号处于高电平状态时，为有效的使能信号；当使能信号处于低电平状态时，为无效的使能信号。通过使能信号的电平状态反映使能信号是否有效，从而使得后续输出电路基于使能信号是否有效，输出或不输出故障阵列标识，实现准确可靠地故障寻址。

具体的，使能电路11用于检测当前的命令地址信号对应的列地址的故障阵列标识是否为无效值，并根据检测结果的情况输出有效或无效的使能信号，其具体实现方式不限。比如，可以通过运行预先编写的软件代码实现。再比如，为了提高处理速度和稳定性，还可以通过硬件结构实现。故在一个示例中，图6为一实施例提供的使能电路的结构示例图，如图6所示，使能电路11包括：

列解码器21，接收命令地址信号CA<…>，用于根据命令地址信号CA<…>，输出各列地址的第一状态信号；其中，命令地址信号CA<…>对应的列地址的第一状态信号处于第一电平状态，其它列地址的第一状态信号处于第二电平状态；

标识解码器22，接收各列地址的故障阵列标识Bit<…>，用于根据各列地址的故障阵列标识Bit<…>，输出各列地址的第二状态信号；其中，故障阵列标识为无效值的列地址的第二状态信号处于第三电平状态，故障阵列标识不为无效值的列地址的第二状态信号处于第四电平状态；

信号生成电路23，与列解码器21和标识解码器22连接，用于输出每个列地址的使能信号；其中，若列地址的第一状态信号处于第一电平状态且该列地址的第二状态信号处于第四电平状态，则该列地址的使能信号处于有效状态；否则，列地址的使能信号处于无效状态。

其中，列解码器21用于输出各列地址的第一状态信号，并且第一状态信号的电平状态决定于该列地址是否为当前的命令地址信号对应的列地址。结合前述举例来说，假设通过解析命令地址信号得到的列地址为第一列的列地址，即000000，则列解码器21输出的第1列地址的第一状态信号处于第一电平状态；输出的其它列地址，比如，第2列地址~第64列地址的第一状态信号处于第二电平状态。为了便于进行信号逻辑运算，在一个示例中，第一电平状态为高电平状态，第二电平状态为低电平状态。也就是说，每个列地址的第一状态信号反映该列地址当前是否被选中，即是否为本次数据处理所涉及的列。

其中，标识解码器22用于输出各列地址的第二状态信号。结合前述方案，某列地址的故障阵列标识可能为无效值或不为无效值。当为无效值时，表征该列地址未发生故障；当为有效值时，故障阵列标识的值才作为在该列地址下发生故障的存储阵列的标识。也就是说，每个列地址的第二状态信号反映了该列地址下是否发生故障，以及若发生故障，具体发生故障的存储阵列为哪个存储阵列。对于一个列地址，只有当这个列地址被选中并且该列地址下存在发生故障的存储阵列，这两个条件均满足时，方需执行故障替换修复，即故障寻址电路需要输出具体发生故障的存储阵列的标识（该列地址的故障阵列标识）。故为了基于是否满足上述条件来输出不同状态的使能信号，作为示例，可将标识解码器22的检测结果通过具备不同状态的信号来实现。具体的，标识解码器22基于各列地址的故障阵列标识，输出各列地址的第二状态信号，其中，如果列地址的故障阵列标识为任一无效值，则输出该列地址的第二状态信号处于第三电平状态，如果列地址的故障阵列标识不为无效值，即为有效值，则输出该列地址的第二状态信号处于第四电平状态。为了便于进行信号逻辑运算，在一个示例中，第三电平状态为低电平状态，第四电平状态为高电平状态。

后续，信号生成电路23根据列解码器21输出的各列地址的第一状态信号以及标识解码器22输出的各列地址的第二状态信号，输出各列地址的使能信号。具体的，若列地址的第一状态信号处于第一电平状态，即表征该列地址为当前选中的列，并且，该列地址的第二状态信号处于第四电平状态，即表征在该列地址下存在发生故障的存储阵列，则说明本次的数据处理需要执行故障替换修复，相应的，信号生成电路23输出有效的使能信号。对于上述两个条件未同时满足的列地址，信号生成电路23输出无效的使能信号。

其中，列地址的第一状态信号表征该列地址对应的列是否被选中。列解码器用于根据当前的命令地址信号，输出各列地址的第一状态信号，且命令地址信号选中的列地址与其它未被选中的列地址的第一状态信号的电平状态不同，其具体实现电路不限。作为示例，这里的列解码器可以复用前述存储器架构中的列解码器，或者可以设置独立的列解码器，以实现故障寻址电路的独立灵活控制。在一个示例中，图7为一实施例提供的列解码器的结构示例图，如图7所示，列解码器21包括：多个第一子解码器211，与各列地址一一对应；

每个第一子解码器211接收命令地址信号，用于对命令地址信号CA<…>的各地址位进行逻辑运算，输出第一子解码器211对应的列地址的第一状态信号；

其中，若第一子解码器211对应的列地址为命令地址信号对应的列地址，该第一子解码器211输出处于第一电平状态的信号，若第一子解码器211对应的列地址不为命令地址信号对应的列地址，该第一子解码器211输出处于第二电平状态的信号。

图中以命令地址信号的数据长度为6比特作为示例，命令地址信号CA<…>的各地址位包括CA<0>，CA<1>…CA<5>。图中，将各列地址的第一状态信号标记为，第1列地址的第一状态信号、第2列地址的第一状态信号，…，第n列地址的第一状态信号。其中，n为单个存储阵列中的列数量。需要说明的是，图中仅为一种举例，并未进行限制，比如，还可以为其它的数据长度和列数。

其中，第一电平状态和第二电平状态为不同的电平状态，以实现区分被选中列的第一状态信号和其它未被选中列的第一状态信号即可。在一个示例中，第一电平状态为高电平，第二电平状态为低电平。即，被选中列对应的第一子解码器输出1，未被选中列对应的第一子解码器输出0。具体的，第一子解码器可以通过对命令地址信号的各个地址位进行逻辑运算，来检测自身对应的列地址是否与命令地址信号对应的列地址一致。

在一个示例中，图8为一实施例提供的列解码器的结构示例图，如图8所示，第一子解码器211包括：第一与运算单元31；

第一与运算单元31具有n个输入端，接收n个输入信号，并输出第一子解码器211对应的列地址的第一状态信号；该n个输入信号记为第1输入信号、第2输入信号、…第i输入信号、…第n输入信号，若第一子解码器211对应的列地址的第i个地址位为高电平，第i输入信号为命令地址信号的第i地址位，若第一子解码器211对应的列地址的第i个地址位为低电平，第i个输入信号为命令地址信号的第i个地址位的互补信号，1≤i≤n，i为整数；

第一与运算单元31用于对n个输入信号进行与逻辑运算，输出第一子解码器211对应的列地址的第一状态信号。

具体的，每个第一子解码器对应一个列地址。举例来说，假设单个存储阵列中包含64个列，相应的，第一子解码器的数量为64个。假设这64个列地址分别为000000，000001，000010，…，111111。另外，假设命令地址信号CA<…>为000010，即命令地址信号的各地址位中，CA<5>~ CA<2>为0，CA<1>为1，CA<0>为0。

每个列地址对应的第一子解码器的第一与运算单元，具有与列地址的各地址位一一对应的多个输入端。结合上述举例，每个第一与运算单元具有6个输入端。以列地址000000对应的第一子解码器为例，该第一子解码器的第一与运算单元具有6个输入端，分别接收第1输入信号、第2输入信号、……第6输入信号，可知列地址000000的所有地址位均为低电平，故列地址000000对应的该第一子解码器的输入信号分别为CA<5>~CA<0>的互补信号CAB<5>~CAB<0>，即111101，该第一子解码器的第一与运算单元对CAB<5>~ CAB<0>（111101）进行与运算，输出列地址000000的第一状态信号为0。继续以列地址000001对应的第一子解码器为例，该列地址的前5个比特为低电平，最后一个比特为高电平，故对应的第一子解码器的第1输入信号~第5输入信号分别接收CA<5>~CA<1>的互补信号CAB<5>~ CAB<1>，第6输入信号接收CA<0>，即输入信号包括111100，该第一子解码器的第一与运算单元对输入信号（111100）进行与运算，输出列地址000001的第一状态信号为0。

再以列地址000010对应的第一子解码器为例，该列地址的前4个和最后一个比特为低电平，第5个比特为高电平，故对应的第一子解码器的第1输入信号~第4输入信号以及第6输入信号分别接收CA<5>~ CA<2>以及CA<0>的互补信号，即CAB<5>~ CAB<2>以及CAB<0>，第5输入信号接收CA<1>，即输入信号包括111111，该第一子解码器的第一与运算单元对输入信号（111111）进行与运算，输出列地址000010的第一状态信号为1。以此类推，列地址000011~111111对应的第一子解码器，输出对应的列地址的第一状态信号为0。上述举例中，命令地址信号CA<…>对应的列地址000010所对应的第一子解码器输出该列地址的第一状态信号为1，其余列地址对应的第一子解码器输出的第一状态信号为0。

其中，第一与运算单元的结构不限。比如，如图8所示，第一与运算单元可以包括多输入与门。作为另一示例，图9为一实施例提供的第一与运算单元的结构示例图，如图9所示，第一与运算单元31包括：多级与门组311，与门组311包括至少一个第一与门312；第一级与门组311中的每个第一与门312接收n个输入信号中的两个输入信号，用于对该两个输入信号进行与逻辑运算，输出运算结果；其它每级与门组接收上一级与门组的输出结果，并对上一级与门组的输出结果进行与逻辑运算，直至最后一级与门组311输出第一状态信号。图中，以命令地址信号的数据长度为6比特，结合第1列地址对应的第一与运算单元进行示例，可以理解，类似的，其它列地址对应的第一与运算单元也可以包括多级与门组，以实现对多个信号的与逻辑运算。需要说明的是，本示例不限于图示的情形。通过本示例，能够支持对命令地址信号的地址位数量较多时的信号处理，实现准确的列解码。

上述示例中，第一子解码器包括第一与运算单元，通过对命令地址信号的各地址位进行取反和求与的结合运算，能够根据命令地址信号输出各列地址的第一状态信号，实现列解码。实际应用中，如图中所示，命令地址信号的各地址位的互补信号可以通过设置非门或反相电路等方式获得。

具体的，基于列解码器21提供的各列地址的第一状态信号和标识解码器22提供的各列地址的第二状态信号，信号生成电路23确定各列地址的使能信号。其中，标识解码器22提供的第二状态信号，用于表征是否存在在当前命令地址信号选中的列地址下存在故障的存储阵列，实际应用中，标识解码器的具体实现结构不限。

在一个示例中，图10为一实施例提供的标识解码器的结构示例图，如图10所示，标识解码器22包括：多个第二子解码器221，与各列地址一一对应；

每个第二子解码器221接收对应的列地址的故障阵列标识Bit<…>，用于对故障阵列标识Bit<…>的各地址位进行逻辑运算，输出第二子解码器对应的列地址的第二状态信号；

其中，若第二子解码器221接收到的故障阵列标识为无效值，第二子解码器221输出处于第三电平状态的信号，若第二子解码器221接收到的故障阵列标识不为无效值，第二子解码器221输出处于第四电平状态的信号。

图中以故障阵列标识的数据长度为6比特作为示例，列地址的故障阵列标识Bit<…>的各地址位包括列地址的Bit<0>，列地址的Bit<1>…列地址的Bit<5>。图中，将各列地址的第二状态信号标记为，第1列地址的第二状态信号、第2列地址的第二状态信号，…，第n列地址的第二状态信号。其中，n为单个存储阵列中的列数量。需要说明的是，图中仅为一种举例，并未进行限制，比如，还可以为其它的数据长度和列数。

其中，第三电平状态和第四电平状态为不同的电平状态，以表征是否存在在列地址下发生了故障的存储阵列。在一个示例中，第三电平状态为低电平，第四电平状态为高电平。即，若某列地址的故障阵列标识不为无效值，即存在在该列地址下发生故障的存储阵列，则该列地址对应的第二子解码器输出1，若某列地址的故障阵列标识为无效值，即没有在该列地址下发生故障的存储阵列，则该列地址对应的第二子解码器输出0。具体的，第二子解码器可以通过对对应列地址的故障阵列标识的各地址位进行逻辑运算，来检测在该列地址下是否存在故障阵列。

在一个示例中，图11为一实施例提供的第二子解码器的结构示例图，如图11所示，第二子解码器221包括：或运算单元32；

或运算单元32接收第二子解码器221对应的列地址的故障阵列标识Bit<…>，或运算单元32用于对故障阵列标识Bit<…>的地址位进行或逻辑运算，输出第二子解码器221对应的列地址的第二状态信号。

具体的，每个第二子解码器对应一个列地址。举例来说，假设单个存储阵列中包含64个列，相应的，第二子解码器的数量为64个。假设这64个列地址分别为000000，000001，000010，…，111111。另外，假设列地址000000的故障阵列标识Bit<…>为000000，列地址000001的故障阵列标识Bit<…>为000000，列地址000010的故障阵列标识Bit<…>为000100，其它列地址000011~111111的故障阵列标识Bit<…>均为000000。

每个列地址对应的第二子解码器的或运算单元，具有与列地址的各地址位一一对应的多个输入端。结合上述举例，每个或运算单元具有6个输入端。以列地址000000对应的第二子解码器为例，该第二子解码器的或运算单元具有6个输入端，分别接收列地址000000的故障阵列标识Bit<…>的各地址位，即Bit<5>~ Bit<0>。

结合举例，以无效值为全零作为示例：可知列地址000000的故障阵列标识为000000，相应的，该或运算单元对列地址000000的Bit<5>~ Bit<0>（000000）进行或运算，输出列地址000000的第二状态信号为0。列地址000001的故障阵列标识同样为000000，故类似原理，列地址000001对应的第二子解码器的或运算单元输出列地址000001的第二状态信号同样为0。列地址000011~111111的第二状态信号基于类似原理，为0。以列地址000010对应的第二子解码器为例，该第二子解码器的或运算单元对列地址000010的故障阵列标识的各地址位进行或运算，结合举例可知，列地址000010的故障阵列标识为000100，故Bit<5>~Bit<0>分别为0，0，0，1，0，0。列地址000010对应的或运算单元对该Bit<5>~Bit<0>进行或运算，得到的结果为1。故列地址000010对应的或运算单元输出列地址000010的第二状态信号为1。此时，表征存在在列地址000010下发生故障的存储阵列，且该故障的存储阵列的标识为000100。结合另一情形举例来说，假设列地址000010的故障阵列标识Bit<…>为无效值，比如，000000，则结合前述原理，列地址000010对应的或运算单元输出列地址000010的第二状态信号为0。此时，表征不存在在列地址000010下发生故障的存储阵列。

其中，或运算单元的结构不限，作为示例，图12为一实施例提供的或运算单元的结构示例图，如图12所示，或运算单元32包括：多级或门组321，或门组321包括至少一个或门；第一级或门组321中的每个或门接收故障阵列标识的两个地址位，用于对该两个地址位进行或逻辑运算，输出运算结果；其它每级或门组321接收上一级或门组321的输出结果，并对上一级或门组321的输出结果进行或逻辑运算，直至最后一级或门组321输出第二状态信号。图中，以故障阵列标识的数据长度为6比特作为示例，需要说明的是，本示例不限于图示的情形。通过本示例，能够支持对故障阵列标识的地址位数量较多时的信号处理，实现准确的标识解码。

上述示例中，第二子解码器包括或运算单元，通过对故障阵列标识的各地址位进行或运算，输出各列地址的第二状态信号，实现标识解码。

基于列解码得到各列地址的第一状态信号，并基于标识解码得到各列地址的第二状态信号后，信号生成电路23可通过逻辑运算得到各列地址的使能信号。其中使能信号处于有效状态还是无效状态，取决于第一状态信号和第二状态信号是否同时处于所要求的电平状态，即列地址是否被选中以及是否存在在列地址下发生故障的存储阵列这两个条件。在一个示例中，有效状态为高电平状态，无效状态为低电平状态。

在一个示例中，图13为一实施例提供的列解码器的结构示例图，如图13所示，信号生成电路23包括：多个第二与门231，与各列地址一一对应；

每个第二与门231的第一输入端接收对应列地址的第一状态信号，第二与门231的第二输入端接收对应列地址的第二状态信号，第二与门231的输出端用于输出对应列地址的使能信号。

图中，将各列地址的使能信号标记为，第1列地址的使能信号、第2列地址的使能信号，…，第n列地址的使能信号。具体的，每个第二与门对应一个列地址，接收该列地址的第一状态信号和第二状态信号，通过与逻辑运算得到该列地址的使能信号。仍结合前述举例进行示例，假设单个存储阵列包括64个列地址000000~111111，则对应设置64个第二与门。结合前述的举例，列地址000000的第一状态信号为0，第二状态信号为0，故相应的，列地址000000对应的第二与门输出的使能信号为0。类似的，再举例来说，列地址000001以及列地址000011~111111的第一状态信号和第二状态信号均为0，故对应的使能信号均为0。再以列地址000010为例，结合前述举例，列地址000010的第一状态信号为1，第二状态信号同样为1，故相应的，列地址000010对应的第二与门输出的使能信号为1。此时表征，列地址000010为选中的列且存在在列地址000010下发生故障的存储阵列，故需要针对列地址000010执行故障修复，故列地址000010的使能信号处于有效状态。其它列地址的使能信号则处于无效状态，无需针对其它列地址的数据进行故障修复。结合另一情形举例来说，假设列地址000010的第二状态信号为0，则即便其为当前选中的列，仍输出处于无效状态的使能信号。此时表征没有存储阵列在当前选中的列下发生故障，故无需执行故障修复。

本示例中，信号生成电路包括多个与门，通过对列地址的第一状态信号和第二状态信号进行与运算，得到各列地址的使能信号，并且通过常规逻辑门结构实现信号生成电路，能够进一步简化电路，降低成本。

具体的，基于使能电路11输出的各列地址的使能信号，响应于有效的使能信号，输出电路13输出该列地址的故障阵列标识，响应于无效的使能信号，输出电路13不输出该列地址的故障阵列标识。

在一个示例中，输出电路13通过逻辑运算实现基于使能信号的状态，输出或不输出故障阵列标识。在一个示例中，图14为一实施例提供的输出电路的结构示例图，如图14所示，输出电路13包括：多个第二与运算单元24，与各列地址一一对应；

每个第二与运算单元24接收对应列地址的使能信号和该列地址的故障阵列标识，第二与运算单元24用于对对应列地址的使能信号和故障阵列标识进行与逻辑运算，输出运算结果。

具体的，以有效的使能信号为高电平信号，无效的使能信号为低电平信号为例，每个第二与运算单元24的输入之一为对应的列地址的使能信号，另一输入为该列地址的故障阵列标识。可知，当列地址的使能信号有效，即为高电平状态时，与故障阵列标识的地址位进行与逻辑运算得到的结果的电平状态，将与故障阵列标识的信息一致，故视为输出了故障阵列标识，当列地址的使能信号无效，即为低电平状态时，无论障阵列标识的各地址位为1还是0，经过与逻辑运算得到的结果将为0，故障阵列标识的信息被屏蔽，输出全零结果，视为未输出故障阵列标识。

考虑到实际应用中，存储器通常包括多个存储阵列，因此用于标识多个存储阵列的故障阵列标识通常包括多个比特，故为了实现上述方案，在一个示例中，图15为一实施例提供的第二与运算单元的结构示例图，如图15所示，第二与运算单元24包括：多个第三与门241，与故障阵列标识的地址位一一对应；每个第三与门241的第一输入端接收第二与运算单元24对应的列地址的使能信号，第三与门241的第二输入端接收该列地址的故障阵列标识的一个地址位。

图中，以故障阵列标识的数据长度为6比特，结合第1列地址对应的第二与运算单元进行示例，以故障阵列标识为六比特的数据举例来讲，每个列地址对应的第二与运算单元24包括六个第三与门241。假设当前某个列地址被选中并且该列地址的故障阵列标识不为无效值，比如为000011，则使能电路11输出的该列地址的使能信号为1。相应的，对于输出电路13中，该列地址对应的第二与运算单元中的六个第三与门来说，每个第三与门的第一输入端均接收该列地址的使能信号，本例中接收到的使能信号为1，每个第三与门的第二输入端接收故障阵列标识的一个地址位。故作为示例，第一个第三与门的第一输入端接收1，第二输入端接收0，输出0；第二个第三与门的第一输入端接收1，第二输入端接收0，输出0；第三个第三与门的第一输入端接收1，第二输入端接收0，输出0；第四个第三与门的第一输入端接收1，第二输入端接收0，输出0；第五个第三与门的第一输入端接收1，第二输入端接收1，输出1；第六个第三与门的第一输入端接收1，第二输入端接收1，输出1。最终六个第三与门输出的运算结果构成六比特数据，000011，即该列地址的故障阵列标识。

本示例中，输出电路包括常规的与运算单元，以实现响应于列地址的使能信号的状态不同，输出或不输出列地址的故障阵列标识，并且能够进一步简化电路结构，降低成本。

需要说明的是，输出电路的实现方式不限。举例来说，作为另一示例，图16为一实施例提供的输出电路的结构示例图，如图16所示，输出电路13包括：多个传输电路25，与各列地址一一对应；

每个传输电路25的输入端接收对应列地址的故障阵列标识，传输电路25的控制端接收该列地址的使能信号；传输电路25用于根据使能信号，输出接收到的故障阵列标识，或者不输出故障阵列标识。

具体的，以有效的使能信号为高电平信号，无效的使能信号为低电平信号为例，每个传输电路25的输入为对应的列地址的故障阵列标识，传输电路可响应于有效的使能信号，输出该列地址的故障阵列标识，以及响应于无效的使能信号，不输出该列地址的故障阵列标识.从而实现输出电路13根据使能信号的状态输出或不输出故障阵列标识。

同样考虑到实际应用中，故障阵列标识通常包括多个比特，在一个示例中，传输电路25包括：多个传输门，与故障阵列标识的地址位一一对应；每个传输门的输入端接收传输电路对应的列地址的故障阵列标识的一个地址位，每个传输门的控制端接收传输电路对应的列地址的使能信号。

仍以地址命令信号选中的列地址的故障阵列标识为000011为例，首先使能电路11输出的该列地址的使能信号为1。相应的，对于输出电路13中，该列地址对应的传输电路中的6个传输门来说，每个传输门的控制端均接收该列地址的使能信号。实际应用中，由于传输门通常由两个端对端相互连接的晶体管构成，且两个晶体管的栅极控制信号互为反相信号，故这里所说的传输门的控制端是将两个晶体管的栅极视为一个整体，实际中传输门的控制信号可以由使能信号和使能信号的反相信号提供，分别连接两个晶体管的栅极，在此不再赘述。每个传输门的输入端接收故障阵列标识的一个地址位。作为示例，第一个传输门的输入端接收0，响应于有效的使能信号，输出0；第二个传输门的输入端接收0，响应于有效的使能信号，输出0；第三个传输门的输入端接收0，响应于有效的使能信号，输出0；第四个传输门的输入端接收0，响应于有效的使能信号，输出0；第五个传输门的输入端接收1，响应于有效的使能信号，输出1；第六个传输门的输入端接收1，响应于有效的使能信号，输出1。最终6个传输门输出的结果构成6比特的数据，000011，即该列地址的故障阵列标识。

本示例中，输出电路包括常规的传输电路，以实现响应于列地址的使能信号的状态不同，输出或不输出列地址的故障阵列标识，并且能够进一步简化电路结构，降低成本。

本实施例提供的故障寻址电路，包括使能电路和输出电路，其中使能电路接收到命令地址信号后，检测该命令地址信号对应的列地址的故障阵列标识是否为无效值，若为无效值，则表征该列地址下未发生故障，故输出电路不输出故障阵列标识，反之若为有效值，则表征该列地址下发生故障，相应的，输出该列地址的故障阵列标识。本方案通过检测故障阵列标识是否为无效值，使得故障阵列标识既可以表征发生故障时的故障地址，还可以表征未发生故障的情形，从而无需设置专门的使能标识来表征是否发生故障，从而减小故障寻址所需的信息量，并且能够节省用于存储信息的存储空间。

实施例二

图17为一实施例提供的存储器的结构示例图，如图17所示，该存储器包括：存储阵列41、冗余阵列42、各列地址对应的故障存储电路43、故障解码器44以及如实施例一中任一示例的故障寻址电路45；

冗余阵列42用于替换存储阵列41中的故障存储单元；故障存储电路43用于存储对应列地址的故障阵列标识；

故障寻址电路45的输入端与故障存储电路43连接，故障寻址电路45的输出端与故障解码器44连接；故障解码器44用于对故障寻址电路45输出的故障阵列标识进行解码，得到当前需执行故障修复的存储阵列标识。

具体的，图示采用CCR架构，冗余阵列用于对存储阵列中的故障存储的单元进行替换修复。比如，以数据写入的情形为例，可以将原本需写入故障存储单元的数据写入至冗余阵列中，以实现故障修复下的数据写入。相应的，在数据读取的情形下，可以将从用于修复故障存储单元的冗余阵列中读出的数据，作为读取数据中原本需从故障存储单元读取的数据，从而实现故障修复下的数据读取。实际应用中，为了保证故障修复有效进行，需要在数据处理时，确认当前是否需要执行故障修复。

结合上述，在本实施例中，故障寻址电路接收到本次数据处理的命令地址信号后，检测当前命令地址信号对应的列地址的故障阵列标识是否为无效值。具体的，若为无效值，则表明没有存储阵列在本次数据处理涉及的列地址下发生故障，故故障寻址电路不输出故障阵列标识，反之，若不为无效值，则故障寻址电路输出在命令地址信号对应的列地址下发生故障的存储阵列的标识，即故障阵列标识。后续，故障解码器若检测到故障寻址电路未输出故障阵列标识，则判定本次数据处理无需执行故障修复，若检测到故障寻址电路输出故障阵列标识，则对故障阵列标识进行解码，以确定发生故障的存储阵列，针对该故障的存储阵列，执行故障修复。

本实施例中，通过利用标识值为无效值的故障阵列标识，复用来表征不存在故障存储阵列的情况，从而无需在每个列地址对应的故障存储电路中设置专门用于存储使能标识的存储器件，有效减小故障存储电路的尺寸，并且减少需专门执行的数据处理。结合表1，以存储阵列的数量为34个，记为CP1~CP34，故障阵列标识Bit<…>的数据长度为6比特作为示例，各存储阵列的标识如表1所示：

表1

除了上述表1中的标识值以外的其它标识值，可以用于设定无效值，比如，可以设定全零的标识值000000为无效值。每个列地址的故障阵列标识可以存储在该列地址对应的故障存储电路中。作为示例，每个列地址对应的故障存储电路包括六个锁存器，分别用于存储故障阵列标识的各地址位，即Bit<5>~Bit<0>。

本实施例提供的存储器中，故障寻址电路包括使能电路和输出电路，其中使能电路接收到命令地址信号后，检测该命令地址信号对应的列地址的故障阵列标识是否为无效值，若为无效值，则表征该列地址下未发生故障，故输出电路不输出故障阵列标识，反之若为有效值，则表征该列地址下发生故障，相应的，输出该列地址的故障阵列标识。本方案通过检测故障阵列标识是否为无效值，使得故障阵列标识既可以表征发生故障时的故障地址，还可以表征未发生故障的情形，从而无需设置专门的使能标识来表征是否发生故障，从而减小故障寻址所需的信息量，并且能够节省用于存储信息的存储空间。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (19)

1.一种故障寻址电路，其特征在于，包括：

使能电路，接收命令地址信号和各列地址的故障阵列标识，用于针对所述命令地址信号对应的列地址，若该列地址的故障阵列标识不为预设的无效值，则输出有效的使能信号，否则输出无效的使能信号；以及，针对其它列地址输出无效的使能信号；

输出电路，与所述使能电路连接，用于接收各列地址的故障阵列标识，并根据所述各列地址的使能信号，输出使能信号有效的列地址的故障阵列标识；其中，若所述列地址的故障阵列标识不为所述无效值，表征在该列地址下存在发生故障的存储阵列，且该存储阵列的标识为所述故障阵列标识。

2.根据权利要求1所述的故障寻址电路，其特征在于，所述使能信号处于不同的电平状态，分别表征所述使能信号处于有效状态或无效状态。

3.根据权利要求2所述的故障寻址电路，其特征在于，所述使能电路包括：

列解码器，接收所述命令地址信号，用于根据所述命令地址信号，输出各列地址的第一状态信号；其中，所述命令地址信号对应的列地址的第一状态信号处于第一电平状态，其它列地址的第一状态信号处于第二电平状态；

标识解码器，接收所述各列地址的故障阵列标识，用于根据所述各列地址的故障阵列标识，输出所述各列地址的第二状态信号；其中，故障阵列标识为所述无效值的列地址的第二状态信号处于第三电平状态，故障阵列标识不为所述无效值的列地址的第二状态信号处于第四电平状态；

信号生成电路，与所述列解码器和所述标识解码器连接，用于输出每个列地址的使能信号；其中，若列地址的第一状态信号处于第一电平状态且该列地址的第二状态信号处于第四电平状态，则该列地址的使能信号处于有效状态；否则，所述列地址的使能信号处于无效状态。

4.根据权利要求3所述的故障寻址电路，其特征在于，所述列解码器包括：多个第一子解码器，与所述各列地址一一对应；

每个第一子解码器接收所述命令地址信号，用于对所述命令地址信号的各地址位进行逻辑运算，输出所述第一子解码器对应的列地址的第一状态信号；

其中，若所述第一子解码器对应的列地址为所述命令地址信号对应的列地址，所述第一子解码器输出处于第一电平状态的信号，若所述第一子解码器对应的列地址不为所述命令地址信号对应的列地址，所述第一子解码器输出处于第二电平状态的信号。

5.根据权利要求3所述的故障寻址电路，其特征在于，所述第一电平状态为高电平，所述第二电平状态为低电平。

6.根据权利要求4所述的故障寻址电路，其特征在于，所述第一子解码器包括：第一与运算单元；

所述第一与运算单元具有n个输入端，接收n个输入信号，并输出所述第一子解码器对应的列地址的第一状态信号；该n个输入信号记为第1输入信号、第2输入信号、…第i输入信号、…第n输入信号，若所述第一子解码器对应的列地址的第i个地址位为高电平，所述第i输入信号为所述命令地址信号的第i地址位，若所述第一子解码器对应的列地址的第i个地址位为低电平，第i个输入信号为所述命令地址信号的第i个地址位的互补信号，1≤i≤n，i为整数；

所述第一与运算单元用于对所述n个输入信号进行与逻辑运算，输出所述第一子解码器对应的列地址的第一状态信号。

7.根据权利要求6所述的故障寻址电路，其特征在于，所述第一与运算单元包括：多级与门组，所述与门组包括至少一个第一与门；

第一级与门组中的每个第一与门接收所述n个输入信号中的两个输入信号，用于对该两个输入信号进行与逻辑运算，输出运算结果；

其它每级与门组接收上一级与门组的输出结果，并对所述上一级与门组的输出结果进行与逻辑运算，直至最后一级与门组输出所述第一状态信号。

8.根据权利要求3所述的故障寻址电路，其特征在于，所述标识解码器包括：多个第二子解码器，与所述各列地址一一对应；

每个第二子解码器接收对应的列地址的故障阵列标识，用于对所述故障阵列标识的各地址位进行逻辑运算，输出所述第二子解码器对应的列地址的第二状态信号；

其中，若所述第二子解码器接收到的故障阵列标识为所述无效值，所述第二子解码器输出处于第三电平状态的信号，若所述第二子解码器接收到的故障阵列标识不为所述无效值，所述第二子解码器输出处于第四电平状态的信号。

9.根据权利要求3所述的故障寻址电路，其特征在于，所述第三电平状态为低电平，所述第四电平状态为高电平。

10.根据权利要求8所述的故障寻址电路，其特征在于，所述无效值为全零。

11.根据权利要求10所述的故障寻址电路，其特征在于，所述第二子解码器包括：或运算单元；

所述或运算单元接收所述第二子解码器对应的列地址的故障阵列标识，所述或运算单元用于对所述故障阵列标识的地址位进行或逻辑运算，输出所述第二子解码器对应的列地址的第二状态信号。

12.根据权利要求11所述的故障寻址电路，其特征在于，或运算单元包括：多级或门组，所述或门组包括至少一个或门；

第一级或门组中的每个或门接收所述故障阵列标识的两个地址位，用于对该两个地址位进行或逻辑运算，输出运算结果；

其它每级或门组接收上一级或门组的输出结果，并对所述上一级或门组的输出结果进行或逻辑运算，直至最后一级或门组输出所述第二状态信号。

13.根据权利要求3所述的故障寻址电路，其特征在于，所述有效状态为高电平状态，所述无效状态为低电平状态。

14.根据权利要求13所述的故障寻址电路，其特征在于，所述信号生成电路包括：多个第二与门，与所述各列地址一一对应；

每个第二与门的第一输入端接收对应列地址的第一状态信号，所述第二与门的第二输入端接收对应列地址的第二状态信号，所述第二与门的输出端用于输出对应列地址的使能信号。

15.根据权利要求13所述的故障寻址电路，其特征在于，所述输出电路包括：多个第二与运算单元，与所述各列地址一一对应；

每个第二与运算单元接收对应列地址的使能信号和该列地址的故障阵列标识，所述第二与运算单元用于对所述对应列地址的使能信号和故障阵列标识进行与逻辑运算，输出运算结果。

16.根据权利要求15所述的故障寻址电路，其特征在于，所述第二与运算单元包括：多个第三与门，与所述故障阵列标识的地址位一一对应；

每个第三与门的第一输入端接收所述第二与运算单元对应的列地址的使能信号，所述第三与门的第二输入端接收该列地址的故障阵列标识的一个地址位。

17.根据权利要求3所述的故障寻址电路，其特征在于，所述输出电路包括：多个传输电路，与所述各列地址一一对应；

每个传输电路的输入端接收对应列地址的故障阵列标识，所述传输电路的控制端接收该列地址的使能信号；所述传输电路用于根据所述使能信号，输出接收到的故障阵列标识，或者不输出所述故障阵列标识。

18.根据权利要求1-17任一项所述的故障寻址电路，其特征在于，所述存储阵列的数量不大于所述故障阵列标识的所有地址位均为1时对应的数值。

19.一种存储器，其特征在于，包括：存储阵列、冗余阵列、各列地址对应的故障存储电路、故障解码器以及如权利要求1-18任一项所述的故障寻址电路；

所述冗余阵列用于替换所述存储阵列中的故障存储单元；所述故障存储电路用于存储对应列地址的故障阵列标识；

所述故障寻址电路的输入端与所述故障存储电路连接，所述故障寻址电路的输出端与所述故障解码器连接；所述故障解码器用于对所述故障寻址电路输出的故障阵列标识进行解码，得到当前需执行故障修复的存储阵列。