CN115482871A - 用于识别多位错误的设备、系统和方法 - Google Patents

Abstract

本申请涉及用于识别多位错误的设备、系统和方法。存储器装置可将数据位和奇偶校验位存储于存储器阵列中。错误校正码ECC电路可基于所述数据位和所述奇偶校验位产生校正子位，且使用所述校正子位以校正所述数据位和所述奇偶校验位中的多达单个位错误。多位错误MBE检测电路可基于所述校正子位或所述奇偶校验位中的至少一个检测所述数据位和所述奇偶校验位中的MBE。举例来说，MBE检测电路可确定所述校正子位是否具有映射或未映射状态，和/或可将所述奇偶校验位、数据位和额外奇偶校验位进行比较以确定是否存在MBE。当检测到MBE时，激活MBE信号。在一些实施例中，可基于所述MBE信号为有效的而设置MBE旗标。

Description

用于识别多位错误的设备、系统和方法

技术领域

本公开大体上涉及半导体装置，例如半导体存储器装置，且确切地说，涉及用于识别多位错误的设备、系统和方法。

背景技术

半导体存储器装置可包含用于存储信息的数个存储器单元。所存储信息可编码为二进制数据，且每一存储器单元可存储所述信息的单个位。信息在存储器单元中可能由于多种不同错误而衰减或改变，所述错误可能导致从存储器装置读出不正确信息的一或多个位(例如，具有原始写入的位的不同状态的位)。

可存在确保从存储器读出的信息的高保真度是有用的许多应用。存储器装置可包含错误校正电路，所述错误校正电路可用于确定与写入到存储器单元中的数据相比从存储器单元读出的信息是否含有任何错误，且可校正发现的错误。然而，一些错误校正电路可能不能够解决多于一个信息位中的错误。

发明内容

根据本申请的一方面，提供一种设备。设备包括：存储器阵列，其配置成存储多个数据位和与多个数据位相关联的多个奇偶校验位；错误校正码(ECC)电路，其配置成基于多个数据位和多个奇偶校验位产生多个校正子位；和多位错误(MBE)检测逻辑，其配置成部分地基于多个奇偶校验位和多个校正子位中的至少一个确定多个数据位和多个奇偶校验位中是否存在多位错误，其中MBE检测逻辑配置成在存在MBE的情况下提供处于有效电平的MBE信号。

根据本申请的另一方面，提供一种系统。系统包括：控制器；多个存储器组件，每一存储器组件包括：存储器阵列，其配置成存储多个数据位和与多个数据位相关联的多个奇偶校验位；错误校正码(ECC)电路，其配置成基于多个数据位和多个奇偶校验位产生多个校正子位；和多位错误(MBE)检测逻辑，其配置成部分地基于多个奇偶校验位和多个校正子位中的至少一个确定多个数据位中是否存在多位错误，其中MBE检测逻辑配置成在存在MBE的情况下提供处于有效电平的MBE信号。

根据本申请的又一方面，提供一种设备。设备包括：存储器阵列，其配置成存储多个数据位和多个奇偶校验位；错误校正码(ECC)电路，其配置成基于多个数据位和多个奇偶校验位产生多个校正子位，作为读取操作的一部分，其中多个校正子位具有多个映射状态和多个未映射状态；多位错误(MBE)检测逻辑，其包括未映射的校正子逻辑，所述未映射的校正子逻辑配置成在多个校正子位具有未映射状态中的一个的情况下激活第一多位错误信号。

根据本申请的另外的另一方面，提供一种设备。设备包括：存储器阵列，其配置成存储多个数据位、多个奇偶校验位和额外奇偶校验位；错误校正码(ECC)电路，其配置成基于多个奇偶校验位中的至少一个定位且校正多个数据位中的单个位错误；和多位错误(MBE)检测逻辑，其包含配置成基于检测到MBE而激活第一MBE信号的奇偶检验逻辑，其中基于多个数据位、多个奇偶校验位和额外奇偶校验位的比较而检测到MBE。

根据本申请的另外的另一方面，提供一种方法。方法包括：从存储器阵列读取多个数据位和多个奇偶校验位；使用错误校正码(ECC)电路，基于多个数据位和多个奇偶校验位产生多个校正子位；部分地基于多个奇偶校验位和多个校正子位中的至少一个检测多位错误(MBE)；及响应于检测到MBE而提供处于有效电平的MBE信号。

附图说明

图1为根据本公开的一些实施例的半导体装置的框图。

图2为根据本公开的一些实施例的存储器系统的框图。

图3为根据本公开的一些实施例的多位错误逻辑的框图。

图4为根据本公开的一些实施例的多位错误逻辑的框图。

图5为根据本公开的一些实施例的多位错误逻辑的框图。

图6为根据本公开的一些实施例的错误校正码(ECC)控制电路的示意图。

图7为根据本公开的实施例的方法的流程图。

具体实施方式

某些实施例的以下描述在本质上仅是示例性的，且绝不意图限制本公开的范围或其应用或用途。在对本发明的系统和方法的实施例的以下详细描述中，参考形成本文的一部分的附图，且借助于说明方式示出其中可实践所描述的系统和方法的特定实施例。足够详细地描述这些实施例，以使所属领域的技术人员能够实践当前公开的系统和方法，且应理解，可利用其它实施例，且在不脱离本公开的精神和范围的情况下可进行结构和逻辑改变。此外，为了清晰起见，当所属领域的技术人员清楚某些特征时将不再论述其详细描述，以免混淆本公开的实施例的描述。因此，以下详细描述不应以限制性的意义来理解，且本公开的范围仅由所附权利要求书来限定。

一种存储器装置可包含具有数个存储器单元的存储器阵列，每一存储器单元位于字线(行)和数字线(列)的相交处。在读取或写入操作期间，可激活行，且可沿着已激活行从存储器单元读取数据或将数据写入到存储器单元。每一行可包含存储数个位数据和数个位奇偶校验信息(例如，数据位和奇偶校验位)的存储器单元，所述奇偶校验信息可用于校正数据位中的至多某一数目的错误。举例来说，行可包含M个数据位和K个奇偶校验位，其可用于校正M个数据位中的至多一个或K个奇偶校验位中的一个。在写入操作期间，错误校正码电路可基于写入到所述行的存储器单元的数据产生奇偶校验位。在读取操作期间，错误校正码电路可使用奇偶校验位以确定读取数据位是否正确，且可校正查找到的任何错误。

错误校正码(ECC)电路可用于基于在写入操作期间写入的数据产生奇偶校验位，且将读取数据与读取奇偶校验位进行比较以定位错误。作为读取操作的部分，ECC电路可以类似于产生奇偶校验位的方式基于读取数据产生新的奇偶校验位。ECC电路可接着将新的奇偶校验位与读取奇偶校验位进行比较以便产生校正子位，所述校正子位又可用于定位错误。逻辑树(例如，XOR门的树)可用于产生奇偶校验位。举例来说，逻辑树可接收M个数据位，且产生K个奇偶校验位。K个奇偶校验位的状态可指示错误的位置。然而，可为单个错误校正(SEC)电路的一些ECC电路可能仅能够校正单个位错误。如果多个位是错误的，那么ECC可能不能够校正所述问题。可能需要存储器来识别是否有多个位错误，例如通知操作存储器的控制器所述多位错误。

本公开涉及用于识别多位错误的设备、系统和方法。存储器阵列可存储数据位集合和与那些数据位相关联的奇偶校验位集合。在读取操作期间，ECC电路可基于数据位集合产生校正子位集合。存储器可包含多位错误(MBE)检测电路，其可部分地基于校正子位集合而确定数据位集合中是否存在MBE。如果检测到MBE，那么MBE检测电路可提供处于有效电平的MBE信号。在一些实施例中，响应于MBE信号，可在存储器的模式寄存器中设置旗标。在一些实施例中，MBE信号可致使捕获(例如，且保存在模式寄存器中)与多个数据位相关联的地址以识别哪些存储器单元包含MBE。在一些实施例中，存储器可例如通过在警报引脚上发送信号而提供‘实时’警报。

MBE检测电路可单独地或以各种组合使用各种方案来检测MBE。举例来说，在一些实施例中，存储器可使用单个错误校正、单个错误检测(SEC-SED)方案。校正子位可具有多个状态。所述状态的一部分可映射到单个位错误，且额外状态可映射到未检测到的错误。如果校正子位具有未映射状态，那么其可指示MBE。在一些实例中，存储器可使用单个错误校正双错误检测(SEC-DED)方案。存储器可包含额外奇偶校验位以及数据位集合和奇偶校验位集合。在SEC-DED方案中的MBE的情况下，奇偶校验位可改变两次(例如，返回到初始状态)，然而额外奇偶校验的使用可帮助确定是否存在MBE，如本文中更详细地解释。

图1为根据本公开的实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成在单个半导体芯片上的DRAM装置。

半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器组。在图1的实施例中，存储器阵列118展示为包含八个存储器组BANK0到BANK7。在其它实施例的存储器阵列118中可能包含更多或更少的组。每一存储器组包含多个字线WL、多个位线BL和布置在多个字线WL与多个位线BL的相交处的多个存储器单元MC。字线WL的选择由行解码器108执行，且位线BL的选择由列解码器110执行。在图1的实施例中，行解码器108包含用于每一存储器组的相应行解码器，且列解码器110包含用于每一存储器组的相应列解码器。位线BL耦合到相应感测放大器(SAMP)。来自位线BL的读取数据由感测放大器SAMP放大，且通过耦合到错误校正码(ECC)控制电路120的互补局部数据线(LIOT/B)、传送门(TG)和互补主数据线(MIOT/B)传送到读取/写入放大器120。相反地，从ECC控制电路120输出的写入数据通过互补主数据线MIOT/B、传送门TG和互补局部数据线LIOT/B传送到感测放大器SAMP，且写入在耦合到位线BL的存储器单元MC中。

半导体装置100可采用多个外部端子，其包含：耦合到命令和地址总线以接收命令和地址以及CS信号的命令和地址(C/A)端子；用于接收时钟CK和/CK的时钟端子；用于提供数据的数据端子DQ；以及用于接收电源电势VDD、VSS、VDDQ和VSSQ的电源端子。

时钟端子供应有提供到输入电路112的外部时钟CK和/CK。外部时钟可为互补的。输入电路112基于CK和/CK时钟产生内部时钟ICLK。将ICLK时钟提供到命令解码器106且提供到内部时钟产生器114。内部时钟发生器114基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于各种内部电路的定时操作。将内部数据时钟LCLK提供到输入/输出电路122，以对包含在输入/输出电路122中的电路的操作进行定时，例如提供到数据接收器以对写入数据的接收进行定时。

C/A端子可供应有存储器地址。经由命令/地址输入电路102将供应给C/A端子的存储器地址传送到地址解码器104。地址解码器104接收地址且将经解码的行地址XADD供应到行解码器108且将经解码的列地址YADD供应到列解码器110。地址解码器104还可供应经解码组地址BADD，其可指示含有经解码行地址XADD和列地址YADD的存储器阵列118的组。C/A端子可供应有命令。命令的实例包含用于控制各种操作的定时的定时命令、用于存取存储器的存取命令，例如用于执行读取操作的读取命令和用于执行写入操作的写入命令，以及其它命令和操作。存取命令可与用以指示待存取的存储器单元的一或多个行地址XADD、列地址YADD和组地址BADD相关联。

命令可作为内部命令信号经由命令/地址输入电路102提供到命令解码器106。命令解码器106包含用以解码内部命令信号以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器106可提供用以选择字线的行命令信号和用以选择位线的列命令信号。

装置100可接收作为读取命令的存取命令。当接收到读取命令且及时为组地址、行地址和列地址供应读取命令时，从存储器阵列118中对应于行地址和列地址的存储器单元读取所读取数据。由命令解码器106接收读取命令，所述命令解码器提供内部命令以使得将来自存储器阵列118的读取数据提供到ECC控制电路120。读取命令还可使与读取数据相关联的一或多个奇偶校验位沿着MIOT/B提供到ECC控制电路120。ECC控制电路120可使用奇偶校验位以确定读取数据是否包含任何错误，且如果检测到任何错误，那么可校正所述错误以产生经校正读取数据(例如，通过改变所识别的错误的位的状态)。经校正读取数据经由输入/输出电路122从数据端子DQ输出到装置100外部。

装置100可接收作为写入命令的存取命令。当接收到写入命令且及时为组地址、行地址和列地址供应写入命令时，通过DQ端子将写入数据供应到ECC控制电路120。将供应到数据端子DQ的写入数据写入到存储器阵列118中对应于行地址和列地址的存储器单元。写入命令由命令解码器106接收，所述命令解码器提供内部命令以使得写入数据由输入/输出电路122中的数据接收器接收。还可将写入时钟提供到外部时钟端子，以用于对由输入/输出电路122的数据接收器接收写入数据进行定时。经由输入/输出电路122将写入数据供应到ECC控制电路120。ECC控制电路120可基于写入数据产生多个奇偶校验位，且可将写入数据和奇偶校验位提供到存储器阵列118以写入到存储器单元MC中。

ECC控制电路120可用于确保从存储器单元的特定群组读取的数据到写入到存储器单元的所述群组的数据的保真度。装置100可包含多个不同ECC控制电路120，所述ECC控制电路中的每一个负责存储器阵列118的存储器单元MC的不同部分。举例来说，可存在用于存储器阵列118的每一组的一或多个ECC控制电路120。

每一ECC控制电路120可(从IO电路122或存储器阵列118)接收某一数目的数据位，且可基于所述数目的数据位将多个奇偶校验位用于校正数据位中的潜在错误。举例来说，作为写入操作的部分，ECC控制电路120可从IO电路122接收128个数据位，且可基于这128个数据位产生8个奇偶校验位。可将128个数据位和8个奇偶校验位(例如，总计136位)写入到存储器阵列118。作为实例读取操作的部分，ECC控制电路120可从存储器单元阵列118接收128个数据位和8个奇偶校验位。ECC控制电路120可从128个数据位产生新的奇偶校验位，且接着将新的奇偶校验位与读取奇偶校验位进行比较以产生校正子位。校正子位可用于定位错误和ECC控制电路120，且如果查找到任何错误，则可进行校正。虽然可能参考使用8个奇偶校验位查找128个数据位中的一个错误的ECC电路论述了各种实施例，但应理解，这些内容仅出于解释性目的，且在其它实例实施例中可使用其它数目的数据位、错误位和奇偶校验位。在图6中更详细论述实例ECC电路。

ECC控制电路120可能够仅校正读取数据中的单个位错误。举例来说，如果128个数据位中的一个是错误的，那么ECC控制电路120可能够对其进行校正。如果存在多位错误(MBE)，即，如果两个或更多个位是错误的，那么ECC控制电路120可能无法对其进行校正。

装置100可包含MBE检测逻辑130，其可确定读取数据中是否存在MBE。如果检测到MBE，那么MBE逻辑130可提供处于有效电平的MBE信号。可响应于处于有效电平的MBE信号而采取各种动作。举例来说，响应于MBE信号为有效的，可在模式寄存器132中设置MBE旗标。在一些实施例中，响应于MBE信号为有效的，可捕获与读取数据(例如，XADD、YADD和/或BADD)相关联的地址(例如，与MBE旗标一起保存在模式寄存器132中)。在一些实施例中，MBE检测逻辑130可管理MBE信号已被激活的次数的计数。在一些实施例中，处于有效电平的MBE信号可致使存储器装置100激活警报信号(例如，将有效信号提供到警报引脚)。在一些实施例中，响应于处于有效电平的MBE信号，ECC电路120可能不会校正读取数据中的任何位的状态(因为错误的位太多而无法进行校正)。在一些实施例中，由MBE逻辑130检测到的错误可为非持久性的。换句话说，不需要每次存取相同的存储器单元时产生相同的MBE，以便MBE检测逻辑130检测错误。可独立于其它检测到的MBE检测每一检测到的MBE。

MBE检测逻辑130可单独地或一起使用各种方案来确定是否存在MBE。举例来说，在一些实施例中，MBE检测逻辑可包含未映射的校正子逻辑，其可确定由ECC控制电路120产生的校正子位是否具有未映射状态。校正子可具有多个状态，其中的一些映射到多个数据位和奇偶校验位中的单个位位置(例如，用于数据位的128个状态和用于奇偶校验位的8个状态)。然而，校正子还可具有未映射的额外状态。映射状态为ECC电路120能够解释为单个位错误位置(或无错误)且校正(如果需要)的状态。未映射状态表示不可由ECC电路120校正的错误(例如MBE)。如果未映射的校正子逻辑检测到这些未映射状态中的一个，那么其可指示MBE，且MBE逻辑130可提供处于有效电平的MBE信号。图3更详细地描述具有未映射的校正子逻辑的实施例。

在一些实施例中，MBE检测逻辑130可包含奇偶检验逻辑，其可使用从存储器阵列118读取的读取数据、读取奇偶校验位和额外奇偶校验位以确定是否存在MBE。举例来说，并非8个奇偶校验位，可从存储器阵列118读取总共9个奇偶校验位(例如，先前所描述的8个奇偶校验位和一个额外奇偶校验位)。图4更详细地描述具有奇偶检验逻辑的实施例。

在一些实施例中，可一起使用用于MBE检测的多个方案。举例来说，可将未映射的校正子逻辑和奇偶检验逻辑组合，且任一逻辑可用于指示MBE。图5更详细地描述具有MBE检测方案的组合的实施例。

作为自刷新模式的一部分，装置100还可接收使其执行一或多个刷新操作的命令。在一些实施例中，自刷新模式命令可以在外部发到存储器装置100。在一些实施例中，自刷新模式命令可由装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，还可以激活刷新信号AREF。刷新信号AREF可为当命令解码器106接收到指示进入自刷新模式的信号时被激活的脉冲信号。刷新信号AREF可紧接在命令输入之后激活，且此后可按所要内部定时循环激活。刷新信号AREF可用于在自刷新模式期间控制刷新操作的定时。因此，刷新操作可自动地继续。自刷新退出命令可使刷新信号AREF的自动激活停止且返回到空闲状态。将刷新信号AREF供应到刷新控制电路116。刷新控制电路116将刷新行地址RXADD供应到行解码器108，所述行解码器可刷新由刷新行地址RXADD指示的一或多个字线WL。

电源端子供应有电源电势VDD和VSS。将电源电势VDD和VSS供应到内部电压产生器电路124。内部电压产生器电路124基于供应到电源端子的电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可主要在行解码器108中使用，内部电势VOD和VARY可主要在存储器阵列118中包含的感测放大器SAMP中使用，且内部电势VPERI可在许多外围电路块中使用。

还为电源端子供应电源电势VDDQ和VSSQ。电源电势VDDQ和VSSQ被供应到输入/输出电路122。在本公开的实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS相同的电势。在本公开的另一实施例中，供应到电源端子的电源电势VDDQ和VSSQ可以是与供应到电源端子的电源电势VDD和VSS不同的电势。供应到电源端子的电源电势VDDQ和VSSQ用于输入/输出电路122，使得由输入/输出电路122产生的电源噪声不会传播到其它电路块。

图2为根据本公开的一些实施例的存储器系统的框图。系统200可包含控制器202和多个存储器组件204，其中的每一个可实施和/或由图1的存储器系统100实施。在图2的实例中，存储器组件中的每一个为DRAM。每一DRAM 204包含存储器阵列206(例如，图1的118)、ECC电路(例如，图1的120)和多位错误(MBE)检测逻辑210(例如，图1的130)。

控制器202可操作存储器组件204。举例来说，控制器202可通过沿着总线将命令(例如，读取命令、写入命令)和地址(例如，行、列和/或组地址)提供到存储器组件204中的一或多个来执行存取操作，例如读取和写入操作。控制器202可执行各种其它类型的操作，例如将一或多个存储器组件204输入到刷新模式中或执行模式寄存器读取操作以从存储器组件204的模式寄存器检索信息。

每一存储器组件204包含存储信息的存储器阵列206。在到存储器组件的实例写入操作期间，控制器202可将数据和地址提供到存储器组件。ECC电路208可基于所述数据产生奇偶校验位，且可将所述数据和奇偶校验写入到由所述地址指定的存储器阵列206的存储器单元。在实例读取操作期间，控制器202可提供地址和读取命令。存储器组件204可从与所述地址相关联的存储器阵列206的存储器单元检索数据和奇偶校验位。ECC电路208可使用读取奇偶校验位和读取数据位以产生校正子位。校正子位又可用于定位和校正读取数据中的单个位错误。

校正子还可由MBE检测逻辑210使用以确定读取数据是否包含多位错误(例如，2个或更多位是错误的)。响应于检测到MBE，MBE检测逻辑可提供处于有效电平的MBE信号。在一些实施例中，有效的MBE信号可在存储器组件202的模式寄存器(例如，图2的132)中设置旗标。控制器202可检验各种组件204的模式寄存器的MBE旗标(例如，周期性地)。在一些实施例中，如果给定存储器组件204中的MBE旗标为高，那么控制器202可采取各种校正动作。举例来说，控制器202可采取动作以减轻数据损坏，因为已识别特定存储器组件204含有错误。举例来说，控制器202可隔离存储器组件204(的全部或部分)以防止对隔离组件(或组件的部分)的进一步存取操作。

除MBE旗标以外，存储器组件204可使用除MBE旗标之外或代替MBE旗标的各种其它方案，以通知控制器202已发生MBE。举例来说，当激活MBE信号时，其可改变计数值(例如，使计数递增)。计数值可存储在模式寄存器中，且控制器可基于给定存储器组件204中的计数值而采取各种动作(例如，当存储器组件204的计数值超出阈值时将其隔离)。在另一实例中，当激活MBE信号时，存储器组件204可保存与包含MBE的所存取存储器单元相关联的一或多个地址(例如，可将一或多个地址保存在模式寄存器中)。控制器202可接着基于所识别的地址作出决策(例如，将所述组件中的所述特定存储器地址隔离)。在另一实例中，响应于MBE信号为有效的，存储器组件204可将当前警报提供到控制器202。举例来说，存储器组件204可直接或通过提示控制器202检验模式寄存器而激活警报引脚，所述警报引脚可通知MBE的控制器202。

在一些实施例中，控制器202可改变MBE旗标(或计数)。举例来说，控制器202可重置MBE旗标。举例来说，控制器2020可在响应于旗标(例如，隔离存储器)之后，在执行模式寄存器读取操作以确定旗标的状态或其组合时，将旗标重置为非有效状态。在存储MBE的计数(例如，在模式寄存器中)的实施例中，控制器202可改变计数(例如，使计数递减)。举例来说，如果计数存储在模式寄存器中，那么当从模式寄存器读取计数时，控制器202可改变计数(例如，通过递减计数、重置计数等)。

本文中所描述的对有效的MBE信号的实例响应中的任一个可单独使用或以与一或多个其它响应的任何组合使用。

图3为根据本公开的一些实施例的多位错误逻辑的框图。MBE逻辑300可表示存储器系统的一部分，例如存储器装置100和/或图2的存储器组件204。MBE逻辑300包含存储器阵列310(例如，图1的118和/或图2的206)、ECC电路320(例如，图1的120和/或图2的208)和MBE检测逻辑330(例如，图1的130和/或图2的210)。为了清楚起见，MBE逻辑300可仅展示存储器的某些组件和信号。应理解，图3中未展示的额外信号和组件可以与图3中展示的组件交互。

在一些实施例中，MBE逻辑300可表示使用单个错误校正单个错误检测(SEC-SED)错误校正的存储器的一部分。

存储器阵列310包含数据位312和相关联的奇偶校验位314。举例来说，数据位312和奇偶校验位314可沿着字线存储。在读取操作期间，可将数据读出为读取数据RD，且可将奇偶校验读出为到ECC电路320的读取奇偶校验RP。ECC电路320包含逻辑树322，所述逻辑树基于读取数据RD产生新的奇偶校验位P'的集合。当数据312写入到存储器阵列310时，逻辑树322可匹配(和/或可为)用于产生存储于存储器阵列310中的奇偶校验位314的逻辑树。校正子产生器324将新的奇偶校验P'与读取奇偶校验RP进行比较以产生校正子位S。尽管图3中未展示，但是ECC电路可使用校正子位来定位且校正单个位错误(如果存在的话)。图6更详细地论述ECC电路。

MBE检测逻辑330包含未映射的校正子逻辑332，其使用校正子位S来确定是否存在多位错误。可存在M个数据位112和K个奇偶校验位114，进而产生K个校正子位。可选择数据位和奇偶校验位的数目以满足以下方程1：

2^K-1≥M+K 方程1

在实例实施例中，可存在128个数据位和8个奇偶校验位。因此，还可存在具有256个状态的8个校正子位，其大大超出值M+K(例如，136)。可将校正子S的可能值中的一些映射到从存储器阵列读取的不同数据位和奇偶校验位(例如，RD和RP)。校正子位S的这些映射状态中的每一个又可用于检测(和校正)那些数据位和奇偶校验位中的一个中的单个位错误。举例来说，将第一校正子状态映射到第一数据位，将第二校正子状态映射到第二数据位等。然而，因为与存在数据位+奇偶校验位相比，校正子的可能状态更多，所以在一些实施例中，校正子状态中的一些可能未映射。举例来说，如果依序分配校正子状态，那么高于136的任何状态将不映射到数据位或奇偶校验位。

ECC逻辑可产生校正子位S的映射状态，只要不存在错误或单个位错误。如果校正子位S具有未映射状态，那么其指示已发生多位错误。因此，未映射的校正子逻辑332可检验校正子位S以确定其是否具有未映射状态。举例来说，未映射的校正子逻辑332可针对未映射的值的表检验校正子值，或可确定校正子位的值大于阈值(例如，所述值大于136)等。如果校正子位S具有未映射的值，那么未映射的校正子逻辑可提供处于有效电平的多位错误信号MBE1。

图3的MBE检测逻辑300可利用现有ECC架构(例如，SEC-SED架构)来定位MBE。单独使用未映射的校正子逻辑可致使某些MBE未被检测到(例如，某些MBE可致使校正子具有仍映射的状态，但ECC电路将所述映射状态解释为单个位错误将是不正确的)。虽然可能错过某些MBE，但是图3的方案可能是有用的，因为其利用了现有架构且不需要例如添加奇偶校验位。

MBE检测逻辑330包含MBE信号逻辑334，所述MBE信号逻辑基于有效的信号MBE1而采取一或多个动作。在一些实施例中，MBE信号逻辑334可检验模式寄存器中的MBE旗标的状态。如果先前未设置MBE旗标，那么MBE信号逻辑334可将MBE旗标设置为有效电平(例如，通过修改模式寄存器中的状态)。如果设置了MBE旗标，那么MBE信号逻辑334可将MBE旗标保持为原样。在一些实施例中，MBE信号逻辑334可响应于信号MBE1的激活而更新计数值(例如，可更新计数值)。在一些实施例中，计数值可存储在模式寄存器中。在一些实施例中，当计数值达到某一值(例如，当越过阈值时)时，MBE信号逻辑334可设置如先前所描述的MBE旗标。在一些实施例中，当信号MBE1变得有效时，MBE信号逻辑334可捕获与数据位RD相关联的一或多个地址。举例来说，可捕获行、列和/或组地址。在一些实施例中，MBE信号逻辑334可将所捕获的地址以及MBE旗标写入到模式寄存器。在一些实施例中，MBE信号逻辑334可将当前信号提供到控制器。举例来说，MBE信号逻辑334可激活警报引脚或到控制器的其它信号，而不是或另外在模式寄存器中设置旗标。在一些实施例中，信号MBE1可作为信号MBE直接传递，且可省略MBE信号逻辑334。

图4为根据本公开的一些实施例的多位错误逻辑的框图。MBE逻辑400可表示存储器系统的一部分，例如存储器装置100和/或图2的存储器组件204。MBE逻辑400可大体类似于MBE逻辑300，不同之处在于MBE逻辑400使用奇偶检验逻辑436而非未映射的校正子逻辑(例如，图3的332)来检测MBE。为简洁起见，将不再次相对于图4描述先前相对于图3描述的特征和组件。图4的实施例可主要在奇偶检验逻辑446的使用方面不同。可大体上假设，除了在另外指出的情况下，图3中的组件的描述还可适用于图4的类似组件。

在一些实施例中，MBE逻辑400可表示使用单个错误校正双错误检测(SEC-DED)错误校正的存储器的一部分。

MBE逻辑400包含存储器阵列(例如，图1的118、图2的206和/或图3的310)、ECC电路420(例如，图1的120、图2的208和/或图3的320)和MBE检测逻辑430(例如，图1的130、图2的210和/或图3的330)。

存储器阵列410存储除数据位412和奇偶校验位414之外的额外奇偶校验位416。额外奇偶校验位同样与数据相关联。举例来说，如果在图3的实施例中，存在128个数据位和8个奇偶校验位，那么在图4的实施例中，可存在128个数据位和9个总奇偶校验位，包含8个奇偶校验位和1个额外奇偶校验位。在读取操作期间，可读出额外奇偶校验位作为额外奇偶校验EP。

MBE检测逻辑430包含奇偶检验逻辑436，所述奇偶校验逻辑接收读取数据RD、读取奇偶校验RP和额外奇偶校验位EP。额外奇偶校验位EP的使用可允许对两个位错误的可靠检测，且对不满足奇数校验或偶数校验的MBE的检测。奇偶检验逻辑436可以类似于逻辑422的方式从读取数据产生新的奇偶校验位集合。可将这些新的奇偶校验位与读取奇偶校验位RP和额外奇偶校验EP进行比较。在一些情形中，多位错误可引起多个数据位和多个奇偶校验位中的高逻辑电平处是否存在偶数或奇数位的改变。额外奇偶校验位EP可指示此，其可允许奇偶检验逻辑436确定是否已发生MBE。举例来说，读取数据RD和读取奇偶校验RP可用于以类似于ECC电路420的方式产生第二校正子。如果第二校正子为非零(指示错误)，但有效位的数目未恰当地符合偶数或奇数(如由额外奇偶校验位EP所指示)，那么其可指示已发生MBE。

如果奇偶检验逻辑436确定错误已发生，那么可提供处于有效电平的信号MBE2。MBE信号逻辑434可以类似于图3的MBE信号逻辑334被描述为响应于信号MBE1的方式的方式响应于信号MBE2。

类似于图3的实施例，单独使用奇偶检验逻辑436来检验MBE可为有用的，因为其可利用使用SEC-DED方案的存储器的能力。然而，同样类似于图3的实施例，单独使用奇偶检验逻辑436可能错过某些MBE。因此，在需要检测较高百分比的MBE(在增加的逻辑电路的折衷、额外奇偶校验位的使用等处)的一些应用中，组合图4的奇偶检验逻辑436与图3的未映射的校正子逻辑332可为有用的。

图5为根据本公开的一些实施例的多位错误逻辑的框图。MBE逻辑500可表示存储器系统的一部分，例如存储器装置100和/或图2的存储器组件204。MBE逻辑500可大体类似于图3和4的MBE逻辑300和400，不同之处在于MBE逻辑500使用未映射的校正子逻辑532和奇偶检验逻辑536两者。由于MBE逻辑500可表示相对于图3和4描述的特征的组合，因此为简洁起见，将不再次相对于图5描述先前相对于图3和4描述的特征和组件。可大体上假设，除了在另外指出的情况下，图3和4中的组件的描述还可适用于图5的类似组件。

在一些实施例中，MBE逻辑500可表示使用SEC-SED和SEC-DED错误校正两者的存储器的一部分。

在MBE检测逻辑530中，MBE信号逻辑534可从未映射的校正子逻辑532接收信号MBE1和从奇偶检验逻辑536接收信号MBE2。MBE信号逻辑534可以类似于关于图3所描述的方式对有效的信号MBE1或MBE2作出反应。由于通过不同检测方案产生两个信号MBE1和MBE2，因此其可响应于不同MBE。换句话说，由未映射的校正子逻辑532检测到的MBE仍可由奇偶检验逻辑536检测到，且类似地，由未映射的校正子逻辑532检测到的MBE可能不由奇偶检验逻辑536检测到。一些MBE可能由所述未映射的校正子逻辑和所述奇偶检验两者(或都不)检测到。以此方式，未映射的校正子逻辑532和奇偶检验逻辑536两者的使用可彼此补充，且允许比单独使用任一方案时检测更宽范围的MBE。

图6为根据本公开的一些实施例的错误校正码(ECC)控制电路的示意图。在一些实施例中，图6的ECC控制电路600可包含于图1的ECC电路120、图2的208、图3的320、图4的420和/或图5的520中。ECC控制电路600可接收写入数据位WD且可产生写入奇偶校验位WP。这些可作为数据位D和奇偶校验位P提供到存储器阵列。ECC控制电路600可从存储器阵列接收数据D作为读取数据RD和奇偶校验位P作为读取奇偶校验位PR，且可基于位RD和PR产生经校正数据位CRD。

在实例读取操作期间，响应于定时信号RT1而激活读取放大器601以放大读取奇偶校验位PR和读取数据RD。将放大的位PR和RD提供到校正子产生器电路620，所述校正子产生器电路响应于定时信号RT2而激活，所述定时信号在RT1有效之后的时间激活。校正子产生器620基于读取位RD和PR提供校正子位S。图6的校正子产生器620可包含图3至5的逻辑树(例如，图3至5的322、422和/或522)和校正子产生器两者。在一些实施例中，校正子位S的数目可匹配于奇偶校验位PR的数目。将校正子位S提供到错误定位器电路630。校正子位S可具有以下状态：如果所述状态是由错误定位器630映射的状态，那么其指示读取数据RD位中的哪一个者是错误的。

错误定位器电路630部分地基于校正子位S提供错误确定信号EBST的第一集合和错误确定位EDQ的第二集合。错误定位器电路630可响应于定时信号RT3而激活，所述定时信号可在信号RT2之后激活。提供到DQ端子/在DQ端子处接收的数据可组织成多个不同DQ端子上的突发(例如，16个不同DQ端子中的每一个上的8位的突发，总计128位)。错误确定信号EBST的第一集合可指示突发内的错误位的位置。在一些实施例中，对于突发中的位中的每一个可能存在位，且信号EBST可共同提供到DQ端子。错误确定信号EDQ的第二集合可指示错误位正提供到DQ端子中的哪一个。在一些实施例中，对于每一DQ端子可能存在位，且信号EDQ可与突发位共同提供。

错误确定信号EBST和EDQ可提供到错误定位器电路640。错误定位器电路640可对信号EBST和EDQ进行解码以识别读取数据RD中的错误位的位置。错误位的位置可通过错误位置信号EL指定。在一些实施例中，可能存在错误位置信号EL的基于读取数据RD的位数目的位数目，其中错误位置信号EL的每一位与读取数据RD的位相关联。

将错误位置信号EL提供到错误校正器电路650。错误校正器电路650还接收读取数据RD且基于错误位置信号EL校正RD中的一或多个错误位。举例来说，如果错误位置信号EL的第n位处于高逻辑电平，那么错误校正器电路650可改变第n读取位RD的状态。错误校正器电路650可提供经校正读取数据CRD。错误校正器电路650可响应于定时信号RT4而激活，所述定时信号可在信号RT3之后激活。经校正读取数据CRD可提供到DQ衬垫且从装置读出。

在对存储器装置的实例写入操作中，ECC控制电路600可接收写入数据WD和数据掩码信号DM。第一多路复用器603可基于数据掩码信号DM合成写入数据WD和经校正读取数据CRD。第一多路复用器603可提供写入到存储器阵列的数据D。在一些实施例中，数据掩码信号DM可与在数据端子处接收的不同突发位相关联。当数据掩码位DM中的一(或多个)有效时，则与所述数据掩码位相关联的写入数据WD可由数据D中的经校正读取数据CRD代替。

第二多路复用器604可基于数据掩码信号合成写入数据WD和读取数据RD。第二多路复用器604可提供奇偶校验写入数据PWD。奇偶校验写入数据PWD可提供到编码器电路610，所述编码器电路可将奇偶校验数据PWD编码为写入奇偶校验WP'。将写入奇偶校验WP'提供到产生写入奇偶校验WP的转换器电路605，所述写入奇偶校验WP写入到存储器阵列作为奇偶校验位P。

转换器电路605包含XOR逻辑门605a和第三多路复用器605b。XOR逻辑门605a具有耦合到校正子位S和写入奇偶校验位WP'的输入端子。XOR逻辑门605a提供输出，当校正子位S不同于相关联写入奇偶校验位WP'时所述输出处于高逻辑电平。第三多路复用器605b提供XOR逻辑门605a的输出或写入奇偶校验WP'作为写入奇偶校验WP。多路复用器605b基于转换信号EDM选择写入奇偶校验WP位的源。当转换信号EDM有效时，写入奇偶校验WP是XOR门605a的输出。当转换信号EDM无效时，信号WP'作为信号WP提供。写入奇偶校验WP和写入数据WD可提供到写入放大器602，所述写入放大器可将写入奇偶校验和写入数据提供为待写入到存储器阵列的奇偶校验P和数据D。

掩码错误检测器电路660基于校正子位S和数据掩码DM提供信号EDM。掩码错误检测器电路660可确定错误位属于的突发数据和由数据掩码信号DM掩蔽的突发数据是否一致。如果它们一致，那么可激活信号EDM。如果它们不一致，那么信号EDM可保持无效。

图7为根据本公开的实施例的方法的流程图。方法700可由相对于图1至6描述的设备或系统中的一或多个实施。

方法700包含框710，其描述从存储器阵列读取多个数据位和多个奇偶校验位。数据位和奇偶校验位可作为读取操作的部分而读取。数据位和奇偶校验位可预先作为写入操作的部分而存储于存储器中。在一些实施例中，还可存在从存储器阵列读出的额外奇偶校验位。

方法700包含框720，其描述使用错误校正码(ECC)电路基于多个数据位和多个奇偶校验位产生多个校正子位。产生校正子位可包含基于读取数据产生奇偶校验位的第二集合且接着将奇偶校验位的第二集合与读取奇偶校验位进行比较。

方法700可包含基于多个校正子位定位并校正多个数据位中的至多单个错误。

方法700包含框730，其描述部分地基于多个奇偶校验位和多个校正子位中的至少一个检测多位错误(MBE)。框730展示为包含两个子框732和734，其描述检测MBE的方法。框732和734可单独使用，或彼此组合使用。

框732描述确定多个校正子位具有映射状态还是未映射状态。多个校正子位可具有多个状态，其中的一些经映射(例如，映射到多个数据位和多个奇偶校验位)且其中的一些未经映射。未映射的校正子逻辑可确定校正子位是否具有未映射状态，从而可指示MBE。

框734描述通过将多个数据位、多个奇偶校验位和额外奇偶校验位进行比较而检测多位错误。

方法700包含框740，其描述响应于检测到MBE而提供处于有效电平的MBE信号。可基于在框732中描述的过程、在框734中的过程或这两者而提供处于有效电平的MBE信号。

在一些实施例中，方法700可包含响应于MBE信号为有效的而在模式寄存器中设置MBE旗标。

在一些实施例中，方法700可包含捕获与多个数据位相关联的地址(例如，行、列和/或组地址)。方法700可包含将所捕获地址存储在模式寄存器中。

在一些实施例中，方法700可包含对MBE信号已被激活的次数进行计数。

当然，应了解，本文中所描述的实例、实施例或过程中的任一个可与一或多个其它实例、实施例和/或过程组合或分离和/或在根据本发明系统、装置和方法的单独装置或装置部分当中执行。

最后，上文的论述意欲仅说明本发明系统且不应被解释为将所附权利要求书限制于任何特定实施例或实施例的群组。因此，虽然已参考示例性实施例详细地描述了本发明系统，但还应了解，在不脱离如所附权利要求书中所阐述的本发明系统的更广和既定精神和范围的情况下，所属领域的技术人员可设计许多修改和替代实施例。因此，说明书和附图应以说明性方式看待，且不意图限制所附权利要求书的范围。

Claims (28)

1.一种设备，其包括：

存储器阵列，其配置成存储多个数据位和与所述多个数据位相关联的多个奇偶校验位；

错误校正码ECC电路，其配置成基于所述多个数据位和所述多个奇偶校验位产生多个校正子位；和

多位错误MBE检测逻辑，其配置成部分地基于所述多个奇偶校验位和所述多个校正子位中的至少一个确定所述多个数据位和所述多个奇偶校验位中是否存在多位错误，其中所述MBE检测逻辑配置成在存在MBE的情况下提供处于有效电平的MBE信号。

2.根据权利要求1所述的设备，其中响应于MBE信号为有效的，在模式寄存器中设置MBE旗标。

3.根据权利要求1所述的设备，其中响应于设置所述MBE旗标，将与所述多个数据位相关联的地址存储在所述模式寄存器中。

4.根据权利要求1所述的设备，其中响应于所述MBE信号为有效的，改变计数值。

5.根据权利要求1所述的设备，其中所述多个校正子位具有多个状态，且其中所述多个状态的第一部分映射到所述多个数据位中的相应一个或第一多个奇偶校验位中的一个，且所述多个状态的第二部分未映射，且其中所述MBE检测逻辑包含未映射的校正子逻辑，所述未映射的校正子逻辑配置成基于具有所述第二部分中的状态的所述多个校正子位检测所述MBE。

6.根据权利要求1所述的设备，其中所述存储器阵列进一步配置成存储额外奇偶校验位，且

其中所述MBE检测逻辑包含奇偶检验逻辑，所述奇偶检验逻辑配置成基于所述多个数据位、所述多个奇偶校验位和所述额外奇偶校验位检测所述多位错误。

7.根据权利要求6所述的设备，其中所述奇偶检验逻辑配置成基于所述多个数据位和所述多个奇偶校验位产生第二校正子，且将所述第二校正子与所述额外奇偶校验位进行比较以确定是否存在MBE。

8.一种系统，其包括：

控制器；

多个存储器组件，每一存储器组件包括：

存储器阵列，其配置成存储多个数据位和与所述多个数据位相关联的多个奇偶校验位；

错误校正码ECC电路，其配置成基于所述多个数据位和所述多个奇偶校验位产生多个校正子位；和

多位错误MBE检测逻辑，其配置成部分地基于所述多个奇偶校验位和所述多个校正子位中的至少一个确定所述多个数据位中是否存在多位错误，其中所述MBE检测逻辑配置成在存在MBE的情况下提供处于有效电平的MBE信号。

9.根据权利要求8所述的系统，其中响应于所述MBE信号在所述多个存储器组件中的一个中为有效的，所述控制器配置成隔离多个存储器组件中的一个。

10.根据权利要求8所述的系统，其中所述控制器通过警报引脚耦合到所述多个存储器组件，且其中所述多个存储器组件中的每一个配置成响应于处于所述有效电平的所述MBE信号而沿着所述警报引脚提供处于有效电平的警报信号。

11.根据权利要求8所述的系统，其中所述多个校正子位具有多个状态，且其中所述多个状态的第一部分映射到所述多个数据位中的相应一个或所述第一多个奇偶校验位中的一个，且所述多个状态的第二部分未映射，且其中所述MBE检测逻辑包含未映射的校正子逻辑，所述未映射的校正子逻辑配置成基于具有所述第二部分中的状态的所述多个校正子位检测所述MBE。

12.根据权利要求8所述的系统，其中所述存储器阵列进一步配置成存储额外奇偶校验位，且

其中所述MBE检测逻辑包含奇偶检验逻辑，所述奇偶检验逻辑配置成基于所述多个数据位、所述多个奇偶校验位和所述额外奇偶校验位检测所述多位错误。

13.根据权利要求8所述的系统，其中每一存储器组件进一步包含模式寄存器中的MBE旗标，所述MBE旗标是响应于处于所述有效电平的所述MBE信号而设置的，且其中所述控制器配置成重置所述旗标。

14.根据权利要求8所述的系统，其中每一存储器组件进一步配置成响应于处于所述有效电平的所述MBE信号而在第一方向上改变相应计数值，且其中所述控制器配置成在与所述第一方向相反的第二方向上改变所述计数值。

15.一种设备，其包括：

存储器阵列，其配置成存储多个数据位和多个奇偶校验位；

错误校正码ECC电路，其配置成基于所述多个数据位和所述多个奇偶校验位产生多个校正子位，作为读取操作的一部分，其中所述多个校正子位具有多个映射状态和多个未映射状态；

多位错误MBE检测逻辑，其包括未映射的校正子逻辑，所述未映射的校正子逻辑配置成在所述多个校正子位具有所述未映射状态中的一个的情况下激活第一多位错误信号。

16.根据权利要求15所述的设备，其中所述存储器阵列进一步配置成存储额外奇偶校验位，且

其中所述MBE检测逻辑进一步包含奇偶检验逻辑，所述奇偶检验逻辑配置成基于所述多个数据位、所述多个奇偶校验位和所述额外奇偶校验位检测所述多位错误，其中所述奇偶检验逻辑配置成在其检测到MBE的情况下提供处于有效电平的第二MBE信号。

17.根据权利要求16所述的设备，其进一步包括MBE信号逻辑，所述MBE信号逻辑配置成在所述第一MBE信号或所述第二MBE信号处于所述有效电平的情况下提供处于有效电平的MBE信号。

18.根据权利要求15所述的设备，其中所述映射状态中的每一个与所述多个数据位中的一个或所述多个奇偶校验位中的一个相关联。

19.根据权利要求15所述的设备，其中响应于所述第一MBE信号为有效的，在模式寄存器中设置MBE旗标。

20.一种设备，其包括：

存储器阵列，其配置成存储多个数据位、多个奇偶校验位和额外奇偶校验位；

错误校正码ECC电路，其配置成基于所述多个奇偶校验位中的至少一个定位且校正所述多个数据位中的单个位错误；和

多位错误MBE检测逻辑，其包含配置成基于检测到MBE而激活第一MBE信号的奇偶检验逻辑，其中基于所述多个数据位、所述多个奇偶校验位和所述额外奇偶校验位的比较而检测到所述MBE。

21.根据权利要求20所述的设备，其中所述ECC电路配置成基于所述多个数据位和所述多个奇偶校验位产生多个校正子位，其中所述多个校正子位具有多个映射状态和多个未映射状态，且

其中所述MBE检测逻辑进一步包括未映射的校正子逻辑，所述未映射的校正子逻辑配置成在所述多个校正子位具有所述未映射状态中的一个的情况下激活第二MBE信号。

22.根据权利要求20所述的设备，其进一步包括MBE信号逻辑，所述MBE信号逻辑配置成响应于所述第一MBE信号或所述第二MBE信号为有效的而在模式寄存器中设置MBE旗标。

23.根据权利要求20所述的设备，其进一步包括MBE信号逻辑，所述MBE信号逻辑配置成每一次激活所述第一MBE信号时改变计数值。

24.一种方法，其包括：

从存储器阵列读取多个数据位和多个奇偶校验位；

使用错误校正码ECC电路，基于所述多个数据位和所述多个奇偶校验位产生多个校正子位；

部分地基于所述多个奇偶校验位和所述多个校正子位中的至少一个检测多位错误MBE；及

响应于检测到MBE而提供处于有效电平的MBE信号。

25.根据权利要求24所述的方法，其进一步包括响应于所述MBE信号为有效的而在模式寄存器中设置MBE旗标。

26.根据权利要求24所述的方法，其进一步包括确定所述多个校正子位是否具有映射状态或未映射状态，且响应于确定所述多个校正子位具有所述未映射状态而提供处于所述有效电平的所述MBE信号。

27.根据权利要求24所述的方法，其进一步包括：

存储额外奇偶校验位；及

基于所述多个数据位、所述多个奇偶校验位和所述额外奇偶校验位检测所述多位错误。

28.根据权利要求24所述的方法，其进一步包括响应于所述MBE信号为有效的而存储与所述多个数据位相关联的地址。

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