JP4138169B2 - オンチップエラー訂正回路を備えた半導体メモリ装置及びエラー訂正方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくはアクセス時間を向上させ得るオンチップエラー訂正回路を備えた半導体メモリ装置とそれに格納されたデータのエラー訂正方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にフラッシュメモリ装置には、フローティングゲートを有する電気的に消去及びプログラム可能なメモリセル（以下、ＥＥＰＲＯＭセルという）で構成されたメモリセルアレイが用いられる。各ＥＥＰＲＯＭセルのフローティングゲートに電荷を蓄積することにより、各ＥＥＰＲＯＭセルのスレッショルド電圧は各々ロジック‘１’及びロジック‘０’を示すローレベル及びハイレベルの間で電気的に変化する。フローティングゲート技術において、データ維持に関連する根本的な問題はない。しかし、書込み及び消去のため使用される高いエネルギの電子注入及び放出メカニズムにより欠陥やトラップがトンネル酸化膜に生成され、書込み及び読出しサイクルにおいて信頼性が損なわれる。蓄積された電子はトンネル酸化膜の欠陥やトラップを通ってフローティングゲートからリークしてしまう。一方、ＥＥＰＲＯＭセルの制御ゲートが読出しサイクル中に電源電圧に保たれると、フローティングゲートには徐々に電子が蓄積される。電荷のリークや蓄積に起因してメモリセル、即ち、ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧は増減し、これによってランダムビットエラーを引き起こす。
【０００３】
一般的に、エラー訂正コード／回路（以下、ＥＣＣという）がフラッシュメモリシステムの性能向上のため使用されてきた。コントローラ内にＥＣＣを設けてエラーを訂正する方法があるが、そのような機能を有するコントローラを支援しないカードシステムでも容易に使用できるオンチップＥＣＣの適用が要求される。したがって、チップ内にＥＣＣを設ける方がコントローラ内にＥＣＣを設けるよりも製造コスト的にみると有利である。オンチップＥＣＣ技術は、文献ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２ Ｎｏ．５，１９９７年５月に、“Ａ ＣＯＭＰＡＣＴ ＯＮ−ＣＨＩＰ ＥＣＣＦＯＲ ＬＯＷ ＣＯＳＴ ＦＬＡＳＨ ＭＥＭＯＲＩＥＳ”という題目で記載されており、本明細書に引用により開示する。
【０００４】
図１は、オンチップＥＣＣを備えた従来の半導体メモリ装置のブロック図を示したものである。
図１の半導体メモリ装置は、複数のデータビットとそれに対応する複数のチェックビット（又は冗長ビット）とを蓄積するメモリセルアレイ１０を有する。本明細書では、以下、周知のＮＡＮＤ型フラッシュメモリ装置を例として説明する。ＮＡＮＤ型フラッシュメモリ装置に用いられるフラッシュメモリセルは米国特許５，６９６，７１７号に“ＮＯＮＶＯＬＡＴＩＬＥ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＨＡＶＩＮＧ ＡＤＪＵＳＴＡＢＬＥ ＥＲＡＳＥ／ＰＲＯＧＲＡＭＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ
ＶＥＲＩＦＩＣＡＴＩＯＮＣＡＰＡＢＩＬＩＴＹ”という題目で記載されており、本明細書に引用により開示する。
【０００５】
図１に示すように、メモリセルアレイ１０は、入／出力データ幅（例えば、×８）に従がって複数の入／出力メモリブロックＩＯＭＢｉ（例えば、ｉ＝１〜８）に分割されている。複数のワードラインＷＬｉはそれぞれ、入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８を介して複数の行に配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には、複数のビットラインＢＬｍ（例えば、５１２本のビットライン）と複数のパリティビットラインＰＢＬｎ（例えば、１０本のパリティビットライン）とが複数のワードラインＷＬｉと交差するように配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には、ワードラインＷＬｉとビットラインＢＬｍ，ＰＢＬｎとの交差領域に配置される複数のメモリセルＭＣが設けられる。
【０００６】
ワードラインＷＬｉはアレイ１０の左側に配置された行デコーダ回路１２に各々結合される。行デコ−ダ回路１２は外部から提供される行アドレス信号ＲＡ０−ＲＡｉに応じてワードラインＷＬｉ中の一つを選択し、各動作モード（例えば、読出し及び書込み動作モード）に応じて異なって設定されるワードライン電圧で、選択されたワードラインを駆動する。行デコ−ダ回路１２に関する説明は‘７１７特許に記載されている。各入／出力ブロックＩＯＭＢ１−ＩＯＭＢ８に提供される５１２本のビットラインＢＬｍと１０本のパリティビットラインＰＢＬｎとはアレイ１０の下側に配置された感知増幅回路１４に結合される。図面には示されてないが、ＮＡＮＤ型フラッシュメモリ装置及びＤＲＡＭ装置で現在使用されるラッチ型感知増幅器が、各入／出力メモリブロックのビットライン及びパリティビットラインの数に対応するように感知増幅回路１４に提供される。例えば、入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に各々対応する感知増幅器の数は５２２（５１２＋１０）個である。ＮＡＮＤフラッシュメモリ装置で使用されるラッチ型感知増幅器の一例が米国特許５，２１６，６３３号に“ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹＤＥＶＩＣＥ ＩＮＣＬＵＤＩＮＧ ＡＣＣＥＳＳ ＣＯＤＥ ＣＩＲＣＵＩＴＲＹ”という題目で記載されており、本明細書に引用により開示する。各ブロックＩＯＭＢ１−ＩＯＭＢ８に対応する各感知増幅器は対応するビットラインＢＬｍとパリティビットラインＰＢＬｎとを介して対応する入／出力メモリブロックからの５１２個のデータビットと１０個のチェックビットとを感知増幅し、感知したデータ及びチェックビットをラッチする。
【０００７】
感知増幅回路１４には、列デコ−ダ回路１８の制御下で動作する列パスゲート回路１６が結合される。入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に各々対応するエラー訂正回路２０は列パスゲート回路１６に結合される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８から読出された、即ち、感知増幅回路１８にラッチされた、５１２個のデータビット及び１０個のチェックビットは列デコーダ回路１８の制御により列パスゲート回路１６を通じて対応するエラー訂正回路２０へ順次転送される。これについての詳細説明は後述する。
【０００８】
図２は、図１に示すエラー訂正回路２０のブロック図であり、前述した文献（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）に記載されている。図２に示すエラー訂正回路２０は８個の入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８中の一つに対応し、シンドローム発生器２２、エラー検出器２４およびエラー訂正器３０で構成される。他の入／出力メモリブロックに対応するエラー訂正回路も図２に示すエラー訂正回路２０と同一構成となることはいうまでもない。図２で、エラー訂正回路２０は発生器多項式ｇ（ｘ）＝ｘ10＋ｘ3 ＋１により生成されたハミングコード（２r ≧ｍ＋ｒ＋１、ここでｍはデータビットの数を示し、ｒは冗長ビット又はチェックビットの数を示す）に根拠を置いている。
【０００９】
図３は、図２に示すエラー訂正回路のタイミング図である。
メモリセルアレイ１０からのデータ読出し動作は図１乃至図３に基づき以下詳細に説明する。説明の便宜上、ただ一つの入／出力メモリブロックに関連するデータ読出し動作だけを説明するが、他の入／出力メモリブロックに関連する動作も同一である。
【００１０】
データ読出し動作は、第１及び第２サイクルに分割される。第１サイクル中、ＥＣＣワードを構成する５２２ビットはスイッチ回路２６（即ち、列パスゲート回路１６）を介してシンドローム発生器２２へ順次転送される。５２２ビットのＥＣＣワードは入／出力メモリブロックの選択ペ−ジ（又はワードライン）に対応する。その後、シンドローム発生器２２は５２２ビットのＥＣＣワードに応答して１０個のシンドロームビットを発生する。そのようにして生成された１０個のシンドロームビットは選択ペ−ジのデータビット中の１ビットエラーを訂正するためのアドレスとして使用され、エラー検出器２４によりデコーディングされる。図２で、図１の列パスゲート回路１６は、第１及び第２サイクル中に相互に排他的に動作するスイッチ回路２６，２８によって示されている。
【００１１】
その後、第２サイクル中、検出器２４によりデコードされた信号（エラー用アドレス情報）と感知増幅回路１４にラッチされた５１２個のデータビットとがエラー訂正器３０へ順次に印加される。エラー訂正器３０は排他的ＯＲゲート回路で構成される。このようにして訂正された５１２個のデータビットは対応する入／出力回路２２を介して外部へ転送される。例えば、訂正器３０へ現在転送されたデータビットに対応する検出器２４からの信号がロジック‘１’の場合、データビットはエラーであることを意味する。従って、エラ−データビットは訂正器３０により訂正された後に対応する入／出力回路２２へ転送される。もし検出器２４からの信号がロジック‘０’なら、データビットはエラーがないことを意味する。従って、データビットは訂正器３０によるエラー訂正なしで対応する入／出力回路２２へ転送される。
【００１２】
【発明が解決しようとする課題】
前述したエラー訂正回路スキームを有する従来の半導体メモリ装置によると、選択ペ−ジの５１２個のデータビット中のただ一つのビットエラーのみが検出されて訂正される。さらに、５１２個のデータビット内のエラー位置が検出される読出し動作モードの第１サイクル中に、図２に示されたスイッチ回路２６を制御するための５２２個のクロックサイクルが要求される。これはフラッシュメモリ装置のアクセス時間の増加原因になる。したがって、高い信頼性を有する高速メモリ装置を実現するためのアクセス時間短縮エラー訂正効率の向上とが同時に要求される。
【００１３】
したがって本発明の目的は、アクセス時間を改善することの出来るオンチップエラー訂正回路を備えた半導体メモリ装置を提供することである。
本発明の他の目的は、入／出力メモリブロックに対応するデータビット中の少なくとも２個のエラービットを訂正することのできるオンチップエラー訂正回路を備えた半導体メモリ装置を提供することである。
本発明のさらに他の目的は、半導体メモリ装置に蓄積されたデータのエラーを訂正する方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明は上記目的を達成するために、複数のデータビットと前記データビットに対応する複数のチェックビットとが蓄積されるメモリセルアレイを有し、前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割されている半導体メモリ装置のエラー訂正方法において、前記メモリセルアレイから前記データビット及び前記チェックビットを感知する段階と、前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを同時に受け入れて前記第１及び第２グループのデータ及びチェックビットに各々対応する第１及び第２列のシンドロームビットを発生する段階と、前記第１列のシンドロームビットと前記第２列のシンドロームビットとに応答して前記第１グループのデータビット内のエラーと前記第２グループのデータビット内のエラーとを各々訂正する段階とを含み、前記複数のデータビット中の少なくとも２個のエラーデータビットが訂正されるようにしたものである。
【００１５】
前記エラー訂正段階は、前記第１及び第２グループのデータビット内のエラーを各々検出するため前記第１及び第２列のシンドロームビットをデコーディングし、前記第１グループのデータビット内のエラーの存在の有無を示す第１信号と前記第２グループのデータビット内のエラーの存在の有無を示す第２信号とを出力する段階と、前記第１グループのデータビットと前記第２グループのデータビットとを交互に受け入れ、前記第１信号に応答して前記第１グループのデータビット内のエラーを訂正し、前記第２信号に応答して前記第２グループのデータビット内のエラーを訂正する段階とを含む。
【００１６】
さらに、本発明は、複数のデータビットと、前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割され、前記メモリセルアレイから前記データビットと前記チェックビットとを読出す手段と、前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正する手段とを含み、前記エラー訂正手段は前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを並列に受け入れ、前記データビットの第１及び第２グループに各々対応する第１シンドロームビットと第２シンドロームビットとを発生させ、 前記第１及び第２シンドロームビットに応答して前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正するよう構成される。
【００１７】
さらに本発明では、前記エラー訂正手段から交互に出力される前記第１及び第２グループのデータビットを出力する入／出力回路を付加的に含むことができる。
前記エラー訂正手段は前記第１グループのデータビット内の前記第１エラーを訂正する第１エラー訂正回路と、前記第２グループのデータビット内の前記第２エラーを訂正する第２エラー訂正回路とを含み、前記第１及び第２エラー訂正回路は前記入／出力回路に共通に結合することが出来る。
【００１８】
また、前記第１エラー訂正回路は、前記第１グループのデータ及びチェックビットを順次受け入れ前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記第１グループのデータビットを順次受け入れ前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正する第１訂正器とを含むことが出来る。
【００１９】
ここで、前記第１シンドローム発生器は書込み動作モード中前記第１グループのチェックビットを発生する手段で動作することが出来る。
また、前記第２エラー訂正回路は、前記第２グループのデータ及びチェックビットを順次受け入れ前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記第２グループのデータビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する第２訂正器とを含むことをが出来る。
【００２０】
さらに、前記第２シンドローム発生器は書込み動作モード中前記第２グループのチェックビットを発生する手段で動作することが出来る。
ここで、前記エラー訂正手段は、前記第１グループのデータ及びチェックビットを順次受け入れて前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第２グループのデータ及びチェックビットを順次受け入れて前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答し、前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラー存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行することが出来る。
ここで、前記訂正器により前記第１及び第２グループの訂正されたデータビットは前記入／出力回路を介して外部へ交互に出力することが出来る。
【００２１】
本発明はさらに、複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビット及びチェックビットは少なくとも第１及び第２グループに分割されており、前記メモリセルアレイから前記データビット及びチェックビットを読出す読出し回路と、前記データビットを外部へ／から出力／入力する入／出力回路と、前記第１グループのデータビット内の第１エラーを訂正する第１エラー訂正回路と、前記第１エラー訂正回路は前記第１グループのデータ及びチェックビットを順次受け入れて前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記第１グループのデータビットを順次受け入れて前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正する第１訂正器とで構成され、前記第２グループのデータビット内の第２エラーを訂正する第２エラー訂正回路を含み、前記第２エラー訂正回路は前記第２グループのデータ及びチェックビットを順次受け入れて前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記第２グループのデータビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する第２訂正器とで構成され、前記第１及び第２訂正器により各々訂正された第１及び第２グループのデータビットは前記入／出力回路を通じて外部へ交互に出力される。
ここで、前記第１及び第２シンドローム発生器は書込み動作モード中第１及び第２グループのチェックビットを発生する手段で各々機能することが出来る。
【００２２】
本発明はさらに、複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビット及びチェックビットは少なくとも第１及び第２グループに分割されており、前記メモリセルアレイから前記データビット及びチェックビットを読出す読出し回路と、前記データビットを外部へ／から出力／入力する入／出力回路と、前記第１グループのデータ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記第２グループのデータ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行し、前記第１及び第２訂正器により各々訂正された第１及び第２グループのデータビットは前記入／出力回路を介して外部へ交互に出力されるよう構成することが出来る。
【００２３】
本発明はさらに、各々が複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積する複数の入／出力メモリブロックに分割されたメモリセルアレイと、前記入／出力メモリブロックに各々対応する複数の入／出力回路と、前記各入／出力メモリブロックからデータビット及びチェックビットを読出す読出し回路と、前記各入／出力メモリブロックから読出されたデータビットのエラーを訂正する手段と、前記エラー訂正手段は前記入／出力回路に各々対応する複数のエラー訂正部を含み、各エラー訂正部は対応する入／出力メモリブロックから読出された奇数番データビット内の第１エラーを訂正する第１エラー訂正回路と、前記対応する入／出力メモリブロックから読出された偶数番データビット内の第２エラーを訂正する第２エラー訂正回路とを含み、前記第１エラー訂正回路は、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の奇数番データ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記奇数番のデータビット内の前記第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記奇数番データビットを順次受け入れて前記第１エラーの存在の有無を示す前記第１信号に応答して前記奇数番データビット内の第１エラーを訂正する第１訂正器とで構成され、前記第２エラー訂正回路は、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の偶数番データ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記偶数番のデータビット内の前記第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記偶数番データビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記奇数番データビット内の第２エラーを訂正する第２訂正器とで構成することが出来る。
【００２４】
本発明はさらに、各々が複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積する複数の入／出力メモリブロックに分割されたメモリセルアレイと、前記入／出力メモリブロックに各々対応する複数の入／出力回路と、前記各入／出力メモリブロックからデータビット及びチェックビットを読出す読出し回路と、前記各入／出力メモリブロックから読出されたデータビットのエラーを訂正する手段と、前記エラー訂正手段は前記入／出力回路に各々対応する複数のエラー訂正部とを含み、前記各々のエラー訂正部は、対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の奇数番データ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の偶数番データ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記奇数番データビット内の第１エラーを検出するための前記第１シンドロームビットと前記偶数番データビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記奇数番及び偶数番データビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記奇数番データビット内の第１エラーを訂正して前記第２エラーの存在の有無を示す前記第２信号に応答して前記偶数番データビット内の第２エラーを訂正する動作を実行するように構成することが出来る。
【００２５】
【発明の実施の形態】
本発明による望ましい実施の形態を参照図面に基づき以下詳細に説明する。
図４は、本発明による半導体メモリ装置の望ましい実施の形態である。この実施の形態では入／出力データ幅を×８と仮定して説明する。半導体メモリ装置へ／からデータを出力／入力するための８個の入／出力回路が設けられる。この実施の形態の半導体メモリ装置はメモリセルアレイ１００を有し、８個の入／出力回路２２０に各々対応するように８個の入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に分割されている。
【００２６】
図４に示すように、各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には５１２本のビットラインＢＬと１８本のパリティビットラインＰＢＬとが設けられる。複数のワードラインＷＬｉは入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８を介して行方向へ各々配置され、行デコーダ回路１２０に結合される。複数のメモリセルＭＣは各入／出力メモリブロックのワードラインＷＬｉとビットラインＢＬｍ，ＰＢＬｎとの交差領域に各々配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に設けられる５１２本のビットラインＢＬｍに結合されたメモリセルにはデータビットが各々蓄積され、各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に設けられる１０本のパリティビットラインＰＢＬｎに各々結合されたメモリセルにはチェックビットが各々蓄積される。
【００２７】
以下、説明の便宜上、一つの入／出力メモリブロック（例えば、ＩＯＭＢ１）に関連する構成要素について説明するが、他のブロック（例えば、ＩＯＭＢ２−ＩＯＭＢ８）に関連する構成要素もブロックＩＯＭＢ１と同一構成である。
続けて、図４を参照すると、メモリセルアレイ１００の下側には、第１グループのビットラインとパリティビットライン、例えば、５１２のビットラインＢＬ１−ＢＬ５１２と１８本のパリティビットラインＰＢＬ１−ＰＢＬ１８中の奇数番ビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）と奇数番パリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）とが結合された第１感知増幅回路１４０ ｂｏｔｔｏｍが配置される。第１感知増幅回路１４０ ｂｏｔｔｏｍには、図４に図示しない、前述した’７１７特許に記載されたようなラッチ型感知増幅器が２５６本のビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）と９本のパリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）とに各々対応するように配置される。メモリセルアレイ１００の上側には、第２グループのビットラインとパリティビットライン、例えば、５１２のビットラインＢＬ１−ＢＬ５１２と１８本のパリティビットラインＰＢＬ１−ＰＢＬ１８中の偶数番ビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）と偶数番パリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）とが結合された第２感知増幅回路１４０ ｔｏｐが配置される。第２感知増幅器回路１４０ ｔｏｐには、ラッチ型感知増幅器が２５６本のビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）と９本のパリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）とに各々対応するように配置される。
【００２８】
前述した感知増幅器配置によると、選択ワードラインＷＬｉと奇数番ビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）との交差領域に各々配置されたメモリセルに貯えられた２５６個のデータビットと、選択ワードラインＷＬｉと奇数番パリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）との交差領域に各々配置されたメモリセルに貯えられた９個のチェックビットとは第１感知増幅回路１４０ ｂｏｔｔｏｍにより感知されてラッチされる。同様に、選択ワードラインＷＬｉと偶数番ビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）との交差領域に各々配置されたメモリセルに貯えられた２５６個のデータビットと、選択ワードラインＷＬｉと偶数番パリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）との交差領域に各々配置されたメモリセルに貯えられた９個のチェックビットとは第２感知増幅器回路１４０ ｔｏｐにより感知されてラッチされる。
【００２９】
第１列パスゲート回路１６０ ｂｏｔｔｏｍと第１列デコ−ダ回路１８０ ｂｏｔｔｏｍとは第１感知増幅回路１４０ ｂｏｔｔｏｍに対応するようにメモリセルアレイ１００の下側に配置される。第１列パスゲート回路１６０ ｂｏｔｔｏｍには、各々が奇数番ビットラインを介して、対応する入／出力メモリブロックから２５６個のデータビット（奇数番データビット）のエラ−を検出して訂正する８個のエラー訂正回路２００ ｂｏｔｔｏｍが結合される。同様に、第２列パスゲート回路１６０ ｔｏｐと第２列デコ−ダ回路１８０ ｔｏｐとは第２感知増幅回路１４０ ｔｏｐに対応するようにメモリセルアレイ１００の上側に配置される。第２列パスゲート回路１６０ ｔｏｐには、各々が偶数番ビットラインを介して対応する入／出力メモリブロックから２５６個のデータビット（偶数番データビット）のエラーを検出して訂正する８個のエラー訂正回路２００ ｔｏｐが結合される。結果的に、一つの入／出力メモリブロックに対応するように２個のエラ−訂正回路２００ ｂｏｔｔｏｍと２００ ｔｏｐとが設けられ、図４に示すように対応する入／出力回路２２０に共通に結合される。
【００３０】
第１列パスゲート回路１６０ ｂｏｔｔｏｍは読出し動作モードの第１サイクル中、奇数番データ及びチェックビットをエラー訂正回路２００ ｂｏｔｔｏｍへ順次転送し、第２列パスゲート回路１６０ ｔｏｐは第１サイクル中、偶数番データ及びチェックビットをエラー訂正回路２００ ｔｏｐへ順次転送する。
【００３１】
例えば、奇数番ビットラインＢＬ１と偶数番ビットラインＢＬ２とに関連する２個のデータビットは第１及び第２列パスゲート回路１６０ ｂｏｔｔｏｍおよび１６０ ｔｏｐを介して対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ同時に転送される。他のデータビット及びチェックビットも前述したと同一の方法で対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ転送される。その後、エラー訂正回路２００ ｂｏｔｔｏｍは２５６個の奇数番データビット及び９個の奇数番チェックビットに応答して第１サイクル中、２５６個のデータビット内に存在する１−ビットエラー位置を検出する。同様に、エラー訂正回路２００ ｔｏｐは２５６個の偶数番データビット及び９個の偶数番チェックビットに応答して第１サイクル中、２５６個のデータビット内に存在する１−ビットエラー位置を検出する。
【００３２】
２６５個の奇数番データ及びチェックビットと２６５個の偶数番データ及びチェックビットとが対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ順次並列に転送されるので第１サイクル中ただ２６５個のクロックサイクルが使用される。これはデータビット内のエラー位置を検出するに必要な時間が従来の半導体メモリ装置の場合の時間と比較して、ほぼ半分に短縮されることを意味する。結果的に、本発明によるオンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間が短縮できる。
【００３３】
続けて、読出し動作モードの第２サイクル中には、各エラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐは２５６個の奇数番データビット及び２５６個の偶数番データビットを受け入れ、第１サイクル中検出されたエラー位置の情報を各々用いて奇数番データビット中の１−ビットエラーと偶数番データビット中の１−ビットエラーとを訂正する。前述した従来の半導体メモリ装置と同様に、第２サイクル中に５１２個のクロックサイクルが使用される。しかし、一つの入／出力メモリブロックから読出された５１２個のデータビット中の少なくとも２個のエラーデータビットが検出訂正されることが分かる。従って、本発明の半導体メモリ装置はエラー訂正効率が改善される。
【００３４】
各入／出力メモリブロックに配置された複数のビットラインと複数のパリティビットラインとは均等に２Ｎ個のグループ（Ｎ＝１，２，…，ｊ）に分割され、２Ｎ個のエラー訂正回路が前述したと同一な方法で一つの入／出力回路に対応するように設けられる。したがって、各入／出力メモリブロックから読出されたデータビット中の２Ｎ個のエラーデータビットが検出訂正できる。
【００３５】
図５は読出し及び書込み動作モードによるデータ入力とデータ出力との関係を説明するためのブロック図である。図５を参照すると、信号ＲＥＡＤがロジックハイレベルであり、信号ＷＲＩＴＥがロジックローレベルの時、即ち、読出し動作モード中、感知増幅回路１４０にラッチされたデータビットは列パスゲート回路１６０及びスイッチＳＷ１を介してエラー訂正回路２００の入力端子Ｄｉｎに順次に印加される。その後、ＥＣＣ２００で訂正されたデータビットはスイッチＳＷ２を介して入／出力回路２２０へ順次転送される。一方、信号ＲＥＡＤがロジックローレベルであり、信号ＷＲＩＴＥがロジックハイレベルの時、即ち、書込み動作モード中、入／出力回路２２０を介して外部から供給されるデータビットはスイッチＳＷ３を介してエラー訂正回路２００の入力端子Ｄｉｎに順次印加される。エラー訂正回路２００は複数のシンドロームビットを発生し、シンドロームビットはスイッチＳＷ４及び列パスゲート回路１６０を介して感知増幅回路１４０へ転送される。
【００３６】
前述したように、第１列パスゲート回路１６０ ｂｏｔｔｏｍに結合された図４のエラー訂正回路２００ ｂｏｔｔｏｍが書込み動作モード中、奇数番チェックビットを生成するための回路として機能することが分かる。同様に、第２列パスゲート回路１６０ ｔｏｐに結合された図４のエラー訂正回路２００ ｔｏｐが書込み動作モード中、偶数番チェックビットを生成するための回路として機能する。これに関連する詳細動作は後述する。
【００３７】
図６は、一つの入／出力回路に関連する２個のエラー訂正回路、第１及び第２感知増幅回路、および第１及び第２列パスゲート回路を示すブロック図である。図６で図示の便宜上、第１列パスゲート回路１６０ ｂｏｔｔｏｍは対応する制御信号Ｃ ＴＮＢ １ ｉ（ｉ＝１−２６５）及びＣＴＮＢ ２ ｊ（ｊ＝１−２５６）により各々スイッチ動作するスイッチ回路１６１ １，１６１ ２で記号化されている。同様に、第２列パスゲ−ト回路１６０ ｔｏｐは対応する制御信号ＣＴＮＴ １ ｉ及びＣＴＮＴ ２ ｊにより各々スイッチ動作するスイッチ回路１６２ １，１６２ ２で記号化されている。記号 １， ２は各々第１サイクルと第２サイクルとを示す。
【００３８】
図６に示すように、エラー訂正回路２００ ｂｏｔｔｏｍはスイッチ回路１６１ １（即ち、第１列パスゲート回路１６０ ｂｏｔｔｏｍ）を介して第１感知増幅回路１４０ ｂｏｔｔｏｍに結合され、シンドローム発生器２０１、エラー検出器２０２およびエラー訂正器２０３で構成される。シンドローム発生器２０１は読出し動作モードの第１サイクル中、２５６個の奇数番データビットと９個の奇数番チェックビットとを受け入れて９個のシンドロームビットを発生する。エラー検出器２０２はシンドローム発生器２０１から出力された９個のシンドロームビットを受け入れてエラーの存在を示す信号を出力する。そして、エラー訂正器２０３は第２サイクル中スイッチ回路１６１ ２（即ち、第１列パスゲート回路１６０ ｂｏｔｔｏｍ）を介して第１感知増幅器回路１４０ ｂｏｔｔｏｍからの２５６個のデータビットを順次に受け入れ、エラ−検出器２０２からの信号に応答して２５６個のデータビット中の一つのエラーデータビットを訂正する。そのように訂正された２５６個のデータビットは対応する入／出力回路２２０へ順次転送される。
【００３９】
図６のエラー訂正回路は、スイッチ回路１６２ １（即ち、第２列パスゲート回路１６０ ｔｏｐ）を介して第２感知増幅回路１４０ ｔｏｐに結合される。エラー訂正回路２００ ｔｏｐはシンドローム発生器２０１、エラー検出器２０２およびエラー訂正器２０３で構成され、エラー訂正回路２００ ｂｏｔｔｏｍの構成要素と同一の機能を実行する。したがって、その詳細説明は省略する。
【００４０】
図７は、本発明による図４に示すエラー訂正回路の望ましい実施の形態であり、図８は、図７で使用された制御信号間のタイミングを示す図である。
図７を参照すると、エラー訂正回路２００ ｂｏｔｔｏｍは発生器多項式ｇ（ｘ）＝ｘ9 ＋ｘ＋１により生成されたハミングコ−ド（２r ≧ｍ＋ｒ＋１）に根拠を置き、図７に示すように結合された９個のシフトレジスタＳＲ１−ＳＲ９と２個の排他的ＯＲゲート回路２０９及び２１０とを含み、シンドローム発生器２０１を構成する。回路２００ ｂｏｔｔｏｍには、シンドローム発生器２０１から生成された９個のシンドロームビットをデコーディングしてエラー検出器として機能する９−入力ロジック回路２０２がさらに含まれている。エラー訂正回路２００ ｂｏｔｔｏｍはエラー訂正器として使用される排他的ＯＲゲート２０３、３個のＮＡＮＤゲート２０４，２０５，２０６、およびＰＭＯＳ及びＮＭＯＳトランジスタ２０７，２０８を付加的に含み、図７に示されるように結合される。
【００４１】
第１感知増幅回路１４０ ｂｏｔｔｏｍに対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐが図７に示されているが、第２感知増幅回路１４０ ｔｏｐに対応するエラー訂正回路２００ ｔｏｐも同一に構成出来ることは明らかである。
【００４２】
本発明によるエラー訂正回路２００ ｂｏｔｔｏｍの動作を添付図面に基づき以下詳細に説明する。前述したように、データビットを読出す動作は第１サイクルと第２サイクルとに分割される。例えば、入／出力メモリ装置ＩＯＭＢ１から読出された２５６個の奇数番データビットと９個の奇数番チェックビットとが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、入／出力メモリ装置ＩＯＭＢ１から読出された２５６個の偶数番データビットと９個の偶数番チェックビットとが第２感知増幅回路１４０ ｔｏｐにラッチされると仮定する。
【００４３】
第１サイクル中、図８に示されたように、信号ＣＴＬ１，ＣＴＬ２，ＣＴＬ３はロー状態に保たれ、その結果ＰＭＯＳトランジスタ２０７はタ−ンオンされてＮＡＮＤゲート２０４，２０５の出力信号は各々ハイ状態に保たれる。この条件下で、第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされた奇数番データ及びチェックビットは入力端子ＤｉｎとＰＭＯＳトランジスタ２０７とを介してエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１へ順次転送される。同時に、第２感知増幅回路１４０ ｔｏｐにラッチされた偶数番データ及びチェックビットは入力端子ＤｉｎとＰＭＯＳトランジスタ２０７とを介してエラー訂正回路２００ ｔｏｐのシンドローム発生器２０１へ順次転送される。対応するシンドローム発生器２０１へ順次転送された奇数番及び偶数番データ及びチェックビットはシフトレジスタＳＲ１−ＳＲ９を介して循環される。前述した循環動作の結果として、エラー訂正回路２００ ｂｏｔｔｏｍと２００ ｔｏｐとに各々対応するシンドローム発生器から第１及び第２列シンドロームビットが生成される。対応するシンドローム発生器２０１に各々貯えられた第１及び第２列のシンドロームビットは奇数番データビットのエラー位置と偶数番データビットのエラー位置とを各々示すアドレスとして使用される。
【００４４】
その後、第２サイクル中、信号ＣＴＬ１，ＣＴＬ２はロジックローレベルからロジックハイレベルへ各々遷移し、信号ＣＴＬ３は続けてロー状態に保たれる。これにより、ＰＭＯＳトランジスタ２０７はタ−ンオフされてＮＭＯＳトランジスタ２０８はターンオンされる。即ち、入力端子Ｄｉｎはシンドローム発生器２０１から電気的に分離される。代わりに、入力端子Ｄｉｎへ印加されるデータビットはＮＡＮＤゲート２０４，２０５を介してエラー訂正器２０３へ転送される。
【００４５】
詳しくは、第１及び第２感知増幅回路１４０ ｂｏｔｔｏｍ，１４０ ｔｏｐに保たれる奇数番及び偶数番データビットは、対応する列パスゲート回路１６０ ｂｏｔｔｏｍ，１６０ ｔｏｐ及び各回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐのＮＡＮＤゲ−ト２０５，２０６を介して対応するエラー訂正器２０３へ交互に転送される。例えば、任意の奇数番データビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ転送され、その後任意の偶数番データビットがエラー訂正回路２００ ｔｏｐのエラー訂正器２０３へ転送される。
【００４６】
同時に、奇数番データビットに対応する第１列のシンドロームビットは一つのデータビットがエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ転送される毎にエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１から循環又は右側へシフトされる。そのようにシフトされた（循環された）シンドロームビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー検出器２０２によりデコーディングされる。デコーディングされた結果即ち、現在転送されたデータビットのエラー有無を示す信号がエラ−訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３に印加される。同様に、エラー訂正回路２００ ｔｏｐも前述したと同一の方法で動作する。
【００４７】
結果的に、奇数番データビットがエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３に印加されると、印加されたデ−タビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー検出器２０２から出力される信号のロジック状態に応じてエラー訂正された後、又はエラー訂正することなく出力される。例えば、エラー検出器２０２から出力された信号がロジックハイレベルの時は、エラー訂正器２０３に印加される奇数番データビットはエラービットであることを意味する。従って、データビットはエラー訂正後に入／出力回路２２０に出力される。エラー検出器２０２から出力された信号がロジックローレベルの時は、エラー訂正器２０３に印加される奇数番データビットにはエラービットがないことを意味する。従って、データビットはエラー訂正なしで入／出力回路２２０に出力される。
【００４８】
前述したように、エラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐは各々奇数番チェックビット及び偶数番チェックビットを生成する回路として使用される。詳しくは、書込み動作モード中、信号ＣＴＬ１，ＣＴＬ３はロジックローレベルよりなり、信号ＣＴＬ２はロジックハイレベルよりなる。この条件下で、入／出力メモリブロックＩＯＭＢ１に書込まれる５１２個のデータビット中の２５６個の奇数番データビットはエラー訂正回路２００ ｂｏｔｔｏｍの入力端子Ｄｉｎへ順次印加される。そのように印加された２５６個の奇数番データビットはＮＡＮＤゲート２０４，２０５及び第１列パスゲート回路１６０ ｂｏｔｔｏｍを介して第１感知増幅回路１４０ ｂｏｔｔｏｍへ順次転送される。これと同時に、２５６個の奇数番データビットはＰＭＯＳトランジスタ２０７を通じてシンドローム発生器２０１に順次転送されて循環される。このような動作は２５６個の奇数番データビットが全てシンドローム発生器２０１に印加された時終了する。結果的に、２５６個のデータビットに対応する９個のチェックビットがシンドローム発生器２０１により生成され、その後に信号ＣＴＬ１，ＣＴＬ３がハイ状態に、そして信号ＣＴＬ２がロー状態に保たれる時ＮＡＮＤゲート２０６，２０５を介して第１感知増幅回路１４０ ｂｏｔｔｏｍへ順次転送される。同様に、２５６個の偶数番データビットに対応する９個のチェックビットは前述したと同一な方法で発生され、第２感知増幅回路１４０ ｔｏｐへ順次転送される。以後、奇数番及び偶数番データ及びチェックビットは周知のプログラム手続きを用いてプログラムされる。
【００４９】
図９は、図６で使用されたスイッチ制御信号間のタイミングを示す図面である。
本発明によるデータエラーを訂正する動作を図面を参照して、以下詳細に説明する。説明の便宜上、ただ一つの入／出力回路２２０に対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐに関連するエラー訂正動作のみを以下説明するが、他の入／出力回路に関連する動作も同一である。
【００５０】
第１サイクル中、２５６個の奇数番データビット及び９個の奇数番チェックビットが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、２５６個の偶数番データビット及び９個の偶数番チェックビットが第２感知増幅回路１４０ ｔｏｐにラッチされる。以後、制御信号ＣＴＮＢ １ １，ＣＴＮＴ １ １が同時にパルスされることにより、第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされた奇数番データビットと第２感知増幅回路１４０ ｔｏｐにラッチされた偶数番データビットとが対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐのシンドローム発生器２０１へ同時に印加される。他の奇数番及び偶数番データ及びチェックビットは前述したと同一の方法によりスイッチ回路１６１ １，１６２ １を介して対応するシンドローム発生器２０１へ同時に転送される。前述した過程によると、奇数番データビットに対応する第１カラムの９個のシンドロームビットはエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１で生成され、偶数番データビットに対応する第２カラムの９個のシンドロームビットはエラー訂正回路２００ ｔｏｐのシンドローム発生器２０１で生成される。第１サイクル中、全ての制御信号ＣＴＮＢ ２ ｊ，ＣＴＮＴ ２ ｊが図８に示されたようにロー状態に保たれるので、スイッチ回路１６１ ２，１６２ ２は動作しない。
【００５１】
第１列のシンドロームビットは第２サイクル中奇数番データビット内のエラー存在位置を検出するためのアドレス情報として使用され、第２列のシンドロームビットは第２サイクル中偶数番データビット内のエラー存在位置を検出するためのアドレス情報として使用される。
【００５２】
第１サイクルで要求される時間は２６５個のクロックサイクルに対応し、従来のフラッシュメモリ装置の場合は５３０個のクロックサイクルに対応することが分かる。第１サイクル中、本発明によるオンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間は従来のフラッシュメモリ装置によるアクセス時間の半分に短縮できる。
【００５３】
第２サイクル中、奇数番データビットのエラーと偶数番データビットのエラーとが第１及び第２列のシンドロームビットを用いて各々訂正される。詳しくは、制御信号ＣＴＮＢ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、奇数番データビットはスイッチ回路１６１ ２を介して回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ印加される。同時に、エラーの有無を示す信号がエラー検出器２０２からエラー訂正器２０３へ印加され、エラー検出器２０２は第１列のシンドロームビットをデコーディングしてエラーの有無を示す信号を出力する。エラー訂正器２０３に現在印加された奇数番データビットはエラー検出器２０２から出力される信号のロジック状態によりエラー訂正がされた後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００５４】
その後、図８に示すように、制御信号ＣＴＮＢ ２ １がロジックハイレベルからロジックローレベルへ遷移して制御信号ＣＴＮＴ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、偶数番データビットがスイッチ回路１６２ ２を介して回路２００ ｔｏｐのエラー訂正器２０３に印加される。同時に、エラーの有無を示す信号がエラー検出器２０２からエラー訂正器２０３へ印加され、エラー検出器２０２はシンドローム発生器２０１から出力される第２列のシンドロームビットをデコ−ディングしてエラーの有無を示す信号を出力する。エラー訂正器２０３に現在印加された偶数番データビットはエラー検出器２０２から出力される信号のロジック状態によりエラー訂正がされた後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００５５】
第１列のシンドロームは、次の奇数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器２０１から右側へシフトされる。同様に、第２列のシンドロームビットは次の偶数番データビットがエラービットであるかの可否を示す信号を発生するために対応するシンドローム発生器２０１から右側へシフトされる。
【００５６】
以後、前述したエラー訂正動作は他の奇数番及び偶数番データビットに関して反復的に実行される。詳細説明は省略する。
本発明によるエラー訂正スキムに関連して、奇数番データビット内の１−ビットエラーがエラー訂正回路１４０ ｂｏｔｔｏｍを通じて訂正され、同時に偶数番データビット内の１−ビットエラーがエラー訂正回路２００ ｔｏｐを通じて訂正される。従って、各入出力メモリブロックから読み出された５１２個のデータビット中の２個のエラーデータビットが訂正される。
【００５７】
図１０は、本発明による半導体メモリ装置の第２実施形態である。図１０で、図４の構成要素と同一な構成要素は同一な又は類似した参照番号で表記される。図１０に示された第２の実施形態は、感知増幅回路１４０、列パスゲート回路１６０そして列デコ−ダ回路１８０が下側に配列されるという点で図４の第１の実施形態とは異なる。第１の実施形態のように、２個のエラー訂正回路２００ ｏｄｄ，２００ ｅｖｅｎが一つの入出力回路２２０に対応するように配置され、列パスゲート回路１６０に各々結合される。前述した構造によると、感知増幅回路１４０の奇数番感知増幅器（図示せず）に各々ラッチされた奇数番データビットはカラムパスゲート回路１６０を介してエラー訂正回路２００ ｏｄｄへ順次転送され、偶数番感知増幅器に各々ラッチされた偶数番データビットは列パスゲート回路１６０を介してエラー訂正回路２００ ｅｖｅｎへ順次転送される。各エラー訂正回路２００ ｏｄｄ，２００ ｅｖｅｎは第１の実施形態と同一に構成され、第１の実施形態と同一の機能を実行する。従って、その詳細説明は省略する。第２の実施形態は図４の第１の実施形態と同一の効果を有する。
【００５８】
図１１は、本発明による半導体メモリ装置の第３の実施形態である。
図１１で、図４の構成要素と同一の構成要素には同一の参照番号が付されている。
半導体メモリ装置、例えば、フラッシュメモリ装置はメモリセルアレイ１００、行デコ−ダ回路１２０、第１及び第２感知増幅回路１４０ ｂｏｔｔｏｍ，１４０ ｔｏｐ、第１及び第２列パスゲート回路１６０ ｂｏｔｔｏｍ，１６０ ｔｏｐ、および第１及び第２列デコ−ダ回路１８０ ｂｏｔｔｏｍ，１８０ ｔｏｐから構成され、各々の構成要素は第１の実施形態と同一の機能を実行する。従って、重複を避けるためにその詳細説明は省略する。
【００５９】
図１１のフラッシュメモリ装置は入／出力回路２２０に各々対応する８個のエラー訂正回路３００を含む。本発明による各エラ−訂正回路３００の望ましい実施の形態が図１２に示されている。
図１２では、図示の便宜上、第１列パスゲート回路１６０ ｂｏｔｔｏｍは対応する制御信号ＣＴＮＢ １ ｉ（ｉ＝１−２６５）ＣＴＮＢ ２ ｊ（ｊ＝１−２５６）によりスイッチ動作を実行するスイッチ回路１６１ １，１６１ ２として記号化されている。同様に、第２列パスゲート回路１６０ ｔｏｐは対応する制御信号ＣＴＮＴ １ ｉ，ＣＴＮＴ ２ ｊによりスイッチ動作を実行するスイッチ回路１６２ １，１６２ ２として記号化されている。ここで、記号 １， ２は第１サイクルと第２サイクルとを各々示す。制御信号ＣＴＮＢ １ ｉ，ＣＴＮＢ ２ ｊ，ＣＴＮＴ １ ｉ，ＣＴＮＴ ２ ｊは図９に示したと同一の方法で変化する。
【００６０】
図１２に示したように、エラー訂正回路３００は２個のシンドローム発生器３０１ Ｂ，３０１ Ｔ，エラー検出器３０２そしてエラー訂正器３０３を含む。シンドローム発生器３０１ Ｂは第１サイクル中、スイッチ回路１６１ １を介して２５６個の奇数番データビットと９個の奇数番チェックビットとを順次受け入れ、奇数番データビットのエラー位置を示すアドレスとして使用される第１列のシンドロームビットを発生する。そして、シンドローム発生器３０１ Ｔは第１サイクル中、スイッチ回路１６２ １を介して２５６個の偶数番データビットと９個の偶数番チェックビットとを順次受け入れ、偶数番データビットのエラー位置を示すアドレスとして使用される第２列のシンドロームビットを発生する。
【００６１】
エラー検出器３０２はシンドローム発生器３０１ Ｂ，３０１ Ｔに共通に結合され、シンドローム発生器３０１ Ｂ，３０１ Ｔから出力される第１列及び第２列のシンドロームビットを交互に受け入れる。その後、エラー検出器３０２は奇数番データビット内のエラーを検出するため、そのように入力された第１列のシンドロームビットと偶数番データビット内のエラーを検出するためそのように入力された第２列のシンドロームビットとを交互にデコーディングする。デコーディング結果に基づき、エラー検出器３０２は奇数番データビット内のエラー有無を示す第１信号と偶数番データビット内のエラー有無を示す第２信号とを交互に出力する。
【００６２】
第２サイクル中、エラー訂正器３０３はスイッチ回路１６１ ２を介して第１感知増幅回路１４０ ｂｏｔｔｏｍから出力される２５６個のデータビットと、スイッチ回路１６２ ２を介して第２感知増幅回路１４０ ｔｏｐから出力される２５６個のデータビットとを交互に受け入れ、エラー検出器３０２から出力される第１信号に応答して奇数番データビット中の一つのエラーとエラー検出器３０２から出力される第２信号に応答して偶数番データビット中の一つのエラーとを各々訂正する。
【００６３】
本発明の第３の実施形態によるデータビットエラーを訂正する動作を図８、図１１および図１２を参照して以下詳細に説明する。説明の便宜上、ただ一つの入／出力メモリブロックＩＯＭＢ１に対応するエラー訂正回路３００に関連するエラー訂正動作のみを以下説明するが、他の入／出力メモリブロックＩＯＭＢ２−ＩＯＭＢ８に対応するエラー訂正回路に関連する動作もやはり同一に実行されることは自明である。
【００６４】
第１サイクル中、２５６個の奇数番データビットと９個の奇数番チェックビットとが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、２５６個の偶数番データビットと９個の偶数番チェックビットとが第２感知増幅回路１４０ ｔｏｐにラッチされる。以後、制御信号ＣＴＮＢ １ １，ＣＴＮＴ １ １が同時にパルスされることにより、第１感知増幅回路１４０ ｂｏｔｔｏｍの奇数番データビットと第２感知増幅回路１４０ ｔｏｐの偶数番データビットとがシンドローム発生器３０１ Ｂ，３０１ Ｔに同時に印加される。他の奇数番及び偶数番データ及びチェックビットは前述したと同一の方法でスイッチ回路１６１ １，１６２ １を介して対応するシンドローム発生器３０１ Ｂ，３０１ Ｔに印加される。前述した過程によると、奇数番データビットに対応する第１列シンドロームビットがシンドローム発生器３０１ Ｂで生成され、偶数番データビットに対応する第２列のシンドロームビットがシンドローム発生器３０１ Ｔで生成される。第１サイクル中、スイッチ回路１６１ ２，１６２ ２は全ての制御信号ＣＴＮＢ ２ ｊ，ＣＴＮＴ ２ ｊが図８に示すようにロー状態に保たれるので動作しない。
【００６５】
第２サイクル中、制御信号ＣＴＮＢ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、奇数番データビットがスイッチ回路１６１ ２を介して第１感知増幅回路１４０ ｂｏｔｔｏｍからエラー訂正器３０３へ印加される。同時に奇数番データビットがエラービットであるか否かの可否を示す第１信号がエラー検出器３０２からエラー訂正器３０３へ印加される。エラー訂正器３０３に現在印加された奇数番データビットは、エラー検出器３０２から出力される第１信号のロジック状態によりエラー訂正された後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００６６】
その後、図８に示されたように、制御信号ＣＴＮＢ ２ １がロジックハイレベルからロジックローレベルへ遷移し、制御信号ＣＴＮＴ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、偶数番データビットスイッチ回路１６２ ２を介してエラー訂正器３０３に印加される。同時に、偶数番データビットがエラービットであるか否かの可否を示す第２信号がエラー検出器３０２からエラー訂正器３０３へ印加される。エラー訂正器３０３に現在印加された偶数番データビットはエラー検出器３０２から出力される第２信号のロジック状態によりエラー訂正された後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００６７】
第１列のシンドロームビットは次の奇数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器３０１ Ｂから右側へシフトされる。同様に、第２列のシンドロームビットは次の偶数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器３０１ Ｔから右側へシフトされる。
以後、前述したエラー訂正動作は他の奇数番及び偶数番データビットに関しても反復的に実行される。したがって、その説明は省略する。
【００６８】
本発明の第３の実施形態によると、第１サイクルで要求される時間が２６５個のクロックサイクルに対応し、従来のフラッシュメモリ装置の場合の５３０個のクロックサイクルに対応する。第１サイクル中、オンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間は従来のフラッシュメモリ装置によるアクセス時間と比較し半分に短縮できる。さらに、奇数番データビット内の１−ビットエラーがエラー訂正回路１４０ ｂｏｔｔｏｍを介して訂正され、同時に偶数番データビット内の１−ビットエラーがエラー訂正回路２００ ｔｏｐを介して訂正される。従って、各入／出力メモリブロックから読出された５１２個のデータビット中の２個のエラーデータビットが訂正される。
【００６９】
図１３は、本発明による半導体メモリ装置の第４の実施形態である。図１３で、図１１の構成要素と同一の構成要素には同一又は類似の参照番号を付して表記する。
図１３に示された第４の実施形態は感知増幅回路１４０、列パスゲート回路１６０そして列デコーダ回路１８０がメモリセルアレイ１００の下側に配置されるという点で図１１の第３の実施形態と異なる。第３の実施形態のように、一つのエラー訂正回路３００が一つの入／出力回路２２０に対応するように配置され、列パスゲート回路１６０に結合される。図１３に示すエラー訂正回路１３の望ましい実施形態を示す図１４に示すように、エラー訂正回路３００は図１２の第３の実施形態と同一の構成を有し、又同一の機能を実行する。従って、第４の実施形態の説明は省略する。結果的に、第４の実施形態は図１１の第３の実施形態と同一の効果を有する。
【００７０】
【発明の効果】
前述したように、本発明の望ましい実施形態によると、第１サイクルで要求される時間が、５３０個のクロックサイクルに替わり２６５個のクロックサイクルに対応する時間まで短縮されるので、オンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間が従来のフラッシュメモリ装置と比較して半分に短縮できる。各入／出力メモリブロックから読出された５１２個のデータビット中の少なくとも２個のエラーデータビットが訂正されるので、エラー訂正効率が向上できる。
【図面の簡単な説明】
【図１】オンチップエラー訂正回路を備えた従来の半導体メモリ装置のブロック図。
【図２】図１に示す従来のエラー訂正回路のブロック図。
【図３】図２に示すエラー訂正回路のタイミング図。
【図４】本発明による半導体メモリ装置の望ましい実施の形態。
【図５】読出し及び書込み動作モードによるデータ入力及び出力関係を説明するためのブロック図。
【図６】一つの入／出力回路に関連する２個のエラー訂正回路、第１及び第２感知増幅回路、および第１及び第２列パスゲート回路を示すブロック図。
【図７】本発明による図４のエラー訂正回路の望ましい実施の形態。
【図８】図７で使用された制御信号間のタイミングを示す図。
【図９】図６で使用された制御信号間のタイミングを示す図。
【図１０】本発明による半導体メモリ装置の第２の実施形態。
【図１１】本発明による半導体メモリ装置の第３の実施形態。
【図１２】図１１に示すエラー訂正回路の望ましい実施形態。
【図１３】本発明による半導体メモリ装置の第４の実施形態。
【図１４】図１３に示すエラー訂正回路の望ましい実施形態。
【符号の説明】
１０，１００ メモリセルアレイ
１２ 行デコーダ回路
１４，１４０ 感知増幅回路
１６，１６０ 列バスゲート回路
１８，１８０ 列デコーダ回路
２０，２００ エラー訂正回路
２２，２０１，３０１ シンドローム発生器
２４，２０２，３０２ エラー検出器
２６，２８ スイッチ回路
３０，２０３，３０３ エラー訂正器
２０４，２０５，２０６ ＮＡＮＤゲート
２０７ ＰＭＯＳトランジスタ
２０８ ＮＭＯＳトランジスタ
２０９，２１０ 排他的ＯＲゲート回路
２２０ 入／出力回路
１３，３００ エラー訂正回路
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくはアクセス時間を向上させ得るオンチップエラー訂正回路を備えた半導体メモリ装置とそれに格納されたデータのエラー訂正方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置、特にフラッシュメモリ装置には、フローティングゲートを有する電気的に消去及びプログラム可能なメモリセル（以下、ＥＥＰＲＯＭセルという）で構成されたメモリセルアレイが用いられる。各ＥＥＰＲＯＭセルのフローティングゲートに電荷を蓄積することにより、各ＥＥＰＲＯＭセルのスレッショルド電圧は各々ロジック‘１’及びロジック‘０’を示すローレベル及びハイレベルの間で電気的に変化する。フローティングゲート技術において、データ維持に関連する根本的な問題はない。しかし、書込み及び消去のため使用される高いエネルギの電子注入及び放出メカニズムにより欠陥やトラップがトンネル酸化膜に生成され、書込み及び読出しサイクルにおいて信頼性が損なわれる。蓄積された電子はトンネル酸化膜の欠陥やトラップを通ってフローティングゲートからリークしてしまう。一方、ＥＥＰＲＯＭセルの制御ゲートが読出しサイクル中に電源電圧に保たれると、フローティングゲートには徐々に電子が蓄積される。電荷のリークや蓄積に起因してメモリセル、即ち、ＥＥＰＲＯＭセルトランジスタのスレッショルド電圧は増減し、これによってランダムビットエラーを引き起こす。
【０００３】
一般的に、エラー訂正コード／回路（以下、ＥＣＣという）がフラッシュメモリシステムの性能向上のため使用されてきた。コントローラ内にＥＣＣを設けてエラーを訂正する方法があるが、そのような機能を有するコントローラを支援しないカードシステムでも容易に使用できるオンチップＥＣＣの適用が要求される。したがって、チップ内にＥＣＣを設ける方がコントローラ内にＥＣＣを設けるよりも製造コスト的にみると有利である。オンチップＥＣＣ技術は、文献ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３２ Ｎｏ．５，１９９７年５月に、“Ａ ＣＯＭＰＡＣＴ ＯＮ−ＣＨＩＰ ＥＣＣＦＯＲ ＬＯＷ ＣＯＳＴ ＦＬＡＳＨ ＭＥＭＯＲＩＥＳ”という題目で記載されており、本明細書に引用により開示する。
【０００４】
図１は、オンチップＥＣＣを備えた従来の半導体メモリ装置のブロック図を示したものである。
図１の半導体メモリ装置は、複数のデータビットとそれに対応する複数のチェックビット（又は冗長ビット）とを蓄積するメモリセルアレイ１０を有する。本明細書では、以下、周知のＮＡＮＤ型フラッシュメモリ装置を例として説明する。ＮＡＮＤ型フラッシュメモリ装置に用いられるフラッシュメモリセルは米国特許５，６９６，７１７号に“ＮＯＮＶＯＬＡＴＩＬＥ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＨＡＶＩＮＧ ＡＤＪＵＳＴＡＢＬＥ ＥＲＡＳＥ／ＰＲＯＧＲＡＭＴＨＲＥＳＨＯＬＤ ＶＯＬＴＡＧＥ
ＶＥＲＩＦＩＣＡＴＩＯＮＣＡＰＡＢＩＬＩＴＹ”という題目で記載されており、本明細書に引用により開示する。
【０００５】
図１に示すように、メモリセルアレイ１０は、入／出力データ幅（例えば、×８）に従がって複数の入／出力メモリブロックＩＯＭＢｉ（例えば、ｉ＝１〜８）に分割されている。複数のワードラインＷＬｉはそれぞれ、入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８を介して複数の行に配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には、複数のビットラインＢＬｍ（例えば、５１２本のビットライン）と複数のパリティビットラインＰＢＬｎ（例えば、１０本のパリティビットライン）とが複数のワードラインＷＬｉと交差するように配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には、ワードラインＷＬｉとビットラインＢＬｍ，ＰＢＬｎとの交差領域に配置される複数のメモリセルＭＣが設けられる。
【０００６】
ワードラインＷＬｉはアレイ１０の左側に配置された行デコーダ回路１２に各々結合される。行デコ−ダ回路１２は外部から提供される行アドレス信号ＲＡ０−ＲＡｉに応じてワードラインＷＬｉ中の一つを選択し、各動作モード（例えば、読出し及び書込み動作モード）に応じて異なって設定されるワードライン電圧で、選択されたワードラインを駆動する。行デコ−ダ回路１２に関する説明は‘７１７特許に記載されている。各入／出力ブロックＩＯＭＢ１−ＩＯＭＢ８に提供される５１２本のビットラインＢＬｍと１０本のパリティビットラインＰＢＬｎとはアレイ１０の下側に配置された感知増幅回路１４に結合される。図面には示されてないが、ＮＡＮＤ型フラッシュメモリ装置及びＤＲＡＭ装置で現在使用されるラッチ型感知増幅器が、各入／出力メモリブロックのビットライン及びパリティビットラインの数に対応するように感知増幅回路１４に提供される。例えば、入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に各々対応する感知増幅器の数は５２２（５１２＋１０）個である。ＮＡＮＤフラッシュメモリ装置で使用されるラッチ型感知増幅器の一例が米国特許５，２１６，６３３号に“ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹＤＥＶＩＣＥ ＩＮＣＬＵＤＩＮＧ ＡＣＣＥＳＳ ＣＯＤＥ ＣＩＲＣＵＩＴＲＹ”という題目で記載されており、本明細書に引用により開示する。各ブロックＩＯＭＢ１−ＩＯＭＢ８に対応する各感知増幅器は対応するビットラインＢＬｍとパリティビットラインＰＢＬｎとを介して対応する入／出力メモリブロックからの５１２個のデータビットと１０個のチェックビットとを感知増幅し、感知したデータ及びチェックビットをラッチする。
【０００７】
感知増幅回路１４には、列デコ−ダ回路１８の制御下で動作する列パスゲート回路１６が結合される。入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に各々対応するエラー訂正回路２０は列パスゲート回路１６に結合される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８から読出された、即ち、感知増幅回路１８にラッチされた、５１２個のデータビット及び１０個のチェックビットは列デコーダ回路１８の制御により列パスゲート回路１６を通じて対応するエラー訂正回路２０へ順次転送される。これについての詳細説明は後述する。
【０００８】
図２は、図１に示すエラー訂正回路２０のブロック図であり、前述した文献（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ）に記載されている。図２に示すエラー訂正回路２０は８個の入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８中の一つに対応し、シンドローム発生器２２、エラー検出器２４およびエラー訂正器３０で構成される。他の入／出力メモリブロックに対応するエラー訂正回路も図２に示すエラー訂正回路２０と同一構成となることはいうまでもない。図２で、エラー訂正回路２０は発生器多項式ｇ（ｘ）＝ｘ10＋ｘ3 ＋１により生成されたハミングコード（２r ≧ｍ＋ｒ＋１、ここでｍはデータビットの数を示し、ｒは冗長ビット又はチェックビットの数を示す）に根拠を置いている。
【０００９】
図３は、図２に示すエラー訂正回路のタイミング図である。
メモリセルアレイ１０からのデータ読出し動作は図１乃至図３に基づき以下詳細に説明する。説明の便宜上、ただ一つの入／出力メモリブロックに関連するデータ読出し動作だけを説明するが、他の入／出力メモリブロックに関連する動作も同一である。
【００１０】
データ読出し動作は、第１及び第２サイクルに分割される。第１サイクル中、ＥＣＣワードを構成する５２２ビットはスイッチ回路２６（即ち、列パスゲート回路１６）を介してシンドローム発生器２２へ順次転送される。５２２ビットのＥＣＣワードは入／出力メモリブロックの選択ペ−ジ（又はワードライン）に対応する。その後、シンドローム発生器２２は５２２ビットのＥＣＣワードに応答して１０個のシンドロームビットを発生する。そのようにして生成された１０個のシンドロームビットは選択ペ−ジのデータビット中の１ビットエラーを訂正するためのアドレスとして使用され、エラー検出器２４によりデコーディングされる。図２で、図１の列パスゲート回路１６は、第１及び第２サイクル中に相互に排他的に動作するスイッチ回路２６，２８によって示されている。
【００１１】
その後、第２サイクル中、検出器２４によりデコードされた信号（エラー用アドレス情報）と感知増幅回路１４にラッチされた５１２個のデータビットとがエラー訂正器３０へ順次に印加される。エラー訂正器３０は排他的ＯＲゲート回路で構成される。このようにして訂正された５１２個のデータビットは対応する入／出力回路２２を介して外部へ転送される。例えば、訂正器３０へ現在転送されたデータビットに対応する検出器２４からの信号がロジック‘１’の場合、データビットはエラーであることを意味する。従って、エラ−データビットは訂正器３０により訂正された後に対応する入／出力回路２２へ転送される。もし検出器２４からの信号がロジック‘０’なら、データビットはエラーがないことを意味する。従って、データビットは訂正器３０によるエラー訂正なしで対応する入／出力回路２２へ転送される。
【００１２】
【発明が解決しようとする課題】
前述したエラー訂正回路スキームを有する従来の半導体メモリ装置によると、選択ペ−ジの５１２個のデータビット中のただ一つのビットエラーのみが検出されて訂正される。さらに、５１２個のデータビット内のエラー位置が検出される読出し動作モードの第１サイクル中に、図２に示されたスイッチ回路２６を制御するための５２２個のクロックサイクルが要求される。これはフラッシュメモリ装置のアクセス時間の増加原因になる。したがって、高い信頼性を有する高速メモリ装置を実現するためのアクセス時間短縮エラー訂正効率の向上とが同時に要求される。
【００１３】
したがって本発明の目的は、アクセス時間を改善することの出来るオンチップエラー訂正回路を備えた半導体メモリ装置を提供することである。
本発明の他の目的は、入／出力メモリブロックに対応するデータビット中の少なくとも２個のエラービットを訂正することのできるオンチップエラー訂正回路を備えた半導体メモリ装置を提供することである。
本発明のさらに他の目的は、半導体メモリ装置に蓄積されたデータのエラーを訂正する方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明は上記目的を達成するために、複数のデータビットと前記データビットに対応する複数のチェックビットとが蓄積されるメモリセルアレイを有し、前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割されている半導体メモリ装置のエラー訂正方法において、前記メモリセルアレイから前記データビット及び前記チェックビットを感知する段階と、前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを同時に受け入れて前記第１及び第２グループのデータ及びチェックビットに各々対応する第１及び第２列のシンドロームビットを発生する段階と、前記第１列のシンドロームビットと前記第２列のシンドロームビットとに応答して前記第１グループのデータビット内のエラーと前記第２グループのデータビット内のエラーとを各々訂正する段階とを含み、前記複数のデータビット中の少なくとも２個のエラーデータビットが訂正されるようにしたものである。
【００１５】
前記エラー訂正段階は、前記第１及び第２グループのデータビット内のエラーを各々検出するため前記第１及び第２列のシンドロームビットをデコーディングし、前記第１グループのデータビット内のエラーの存在の有無を示す第１信号と前記第２グループのデータビット内のエラーの存在の有無を示す第２信号とを出力する段階と、前記第１グループのデータビットと前記第２グループのデータビットとを交互に受け入れ、前記第１信号に応答して前記第１グループのデータビット内のエラーを訂正し、前記第２信号に応答して前記第２グループのデータビット内のエラーを訂正する段階とを含む。
【００１６】
さらに、本発明は、複数のデータビットと、前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割され、前記メモリセルアレイから前記データビットと前記チェックビットとを読出す手段と、前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正する手段とを含み、前記エラー訂正手段は前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを並列に受け入れ、前記データビットの第１及び第２グループに各々対応する第１シンドロームビットと第２シンドロームビットとを発生させ、 前記第１及び第２シンドロームビットに応答して前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正するよう構成される。
【００１７】
さらに本発明では、前記エラー訂正手段から交互に出力される前記第１及び第２グループのデータビットを出力する入／出力回路を付加的に含むことができる。
前記エラー訂正手段は前記第１グループのデータビット内の前記第１エラーを訂正する第１エラー訂正回路と、前記第２グループのデータビット内の前記第２エラーを訂正する第２エラー訂正回路とを含み、前記第１及び第２エラー訂正回路は前記入／出力回路に共通に結合することが出来る。
【００１８】
また、前記第１エラー訂正回路は、前記第１グループのデータ及びチェックビットを順次受け入れ前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記第１グループのデータビットを順次受け入れ前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正する第１訂正器とを含むことが出来る。
【００１９】
ここで、前記第１シンドローム発生器は書込み動作モード中前記第１グループのチェックビットを発生する手段で動作することが出来る。
また、前記第２エラー訂正回路は、前記第２グループのデータ及びチェックビットを順次受け入れ前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記第２グループのデータビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する第２訂正器とを含むことをが出来る。
【００２０】
さらに、前記第２シンドローム発生器は書込み動作モード中前記第２グループのチェックビットを発生する手段で動作することが出来る。
ここで、前記エラー訂正手段は、前記第１グループのデータ及びチェックビットを順次受け入れて前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第２グループのデータ及びチェックビットを順次受け入れて前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答し、前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラー存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行することが出来る。
ここで、前記訂正器により前記第１及び第２グループの訂正されたデータビットは前記入／出力回路を介して外部へ交互に出力することが出来る。
【００２１】
本発明はさらに、複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビット及びチェックビットは少なくとも第１及び第２グループに分割されており、前記メモリセルアレイから前記データビット及びチェックビットを読出す読出し回路と、前記データビットを外部へ／から出力／入力する入／出力回路と、前記第１グループのデータビット内の第１エラーを訂正する第１エラー訂正回路と、前記第１エラー訂正回路は前記第１グループのデータ及びチェックビットを順次受け入れて前記第１シンドロームビットを発生する第１シンドローム発生器と、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記第１グループのデータビットを順次受け入れて前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正する第１訂正器とで構成され、前記第２グループのデータビット内の第２エラーを訂正する第２エラー訂正回路を含み、前記第２エラー訂正回路は前記第２グループのデータ及びチェックビットを順次受け入れて前記第２シンドロームビットを発生する第２シンドローム発生器と、前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記第２グループのデータビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する第２訂正器とで構成され、前記第１及び第２訂正器により各々訂正された第１及び第２グループのデータビットは前記入／出力回路を通じて外部へ交互に出力される。
ここで、前記第１及び第２シンドローム発生器は書込み動作モード中第１及び第２グループのチェックビットを発生する手段で各々機能することが出来る。
【００２２】
本発明はさらに、複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、前記データビット及びチェックビットは少なくとも第１及び第２グループに分割されており、前記メモリセルアレイから前記データビット及びチェックビットを読出す読出し回路と、前記データビットを外部へ／から出力／入力する入／出力回路と、前記第１グループのデータ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記第２グループのデータ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行し、前記第１及び第２訂正器により各々訂正された第１及び第２グループのデータビットは前記入／出力回路を介して外部へ交互に出力されるよう構成することが出来る。
【００２３】
本発明はさらに、各々が複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積する複数の入／出力メモリブロックに分割されたメモリセルアレイと、前記入／出力メモリブロックに各々対応する複数の入／出力回路と、前記各入／出力メモリブロックからデータビット及びチェックビットを読出す読出し回路と、前記各入／出力メモリブロックから読出されたデータビットのエラーを訂正する手段と、前記エラー訂正手段は前記入／出力回路に各々対応する複数のエラー訂正部を含み、各エラー訂正部は対応する入／出力メモリブロックから読出された奇数番データビット内の第１エラーを訂正する第１エラー訂正回路と、前記対応する入／出力メモリブロックから読出された偶数番データビット内の第２エラーを訂正する第２エラー訂正回路とを含み、前記第１エラー訂正回路は、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の奇数番データ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記奇数番のデータビット内の前記第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、前記奇数番データビットを順次受け入れて前記第１エラーの存在の有無を示す前記第１信号に応答して前記奇数番データビット内の第１エラーを訂正する第１訂正器とで構成され、前記第２エラー訂正回路は、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の偶数番データ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記偶数番のデータビット内の前記第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、前記偶数番データビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記奇数番データビット内の第２エラーを訂正する第２訂正器とで構成することが出来る。
【００２４】
本発明はさらに、各々が複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積する複数の入／出力メモリブロックに分割されたメモリセルアレイと、前記入／出力メモリブロックに各々対応する複数の入／出力回路と、前記各入／出力メモリブロックからデータビット及びチェックビットを読出す読出し回路と、前記各入／出力メモリブロックから読出されたデータビットのエラーを訂正する手段と、前記エラー訂正手段は前記入／出力回路に各々対応する複数のエラー訂正部とを含み、前記各々のエラー訂正部は、対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の奇数番データ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の偶数番データ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記奇数番データビット内の第１エラーを検出するための前記第１シンドロームビットと前記偶数番データビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、前記奇数番及び偶数番データビットを交互に受け入れる訂正器とを含み、前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記奇数番データビット内の第１エラーを訂正して前記第２エラーの存在の有無を示す前記第２信号に応答して前記偶数番データビット内の第２エラーを訂正する動作を実行するように構成することが出来る。
【００２５】
【発明の実施の形態】
本発明による望ましい実施の形態を参照図面に基づき以下詳細に説明する。
図４は、本発明による半導体メモリ装置の望ましい実施の形態である。この実施の形態では入／出力データ幅を×８と仮定して説明する。半導体メモリ装置へ／からデータを出力／入力するための８個の入／出力回路が設けられる。この実施の形態の半導体メモリ装置はメモリセルアレイ１００を有し、８個の入／出力回路２２０に各々対応するように８個の入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に分割されている。
【００２６】
図４に示すように、各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８には５１２本のビットラインＢＬと１８本のパリティビットラインＰＢＬとが設けられる。複数のワードラインＷＬｉは入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８を介して行方向へ各々配置され、行デコーダ回路１２０に結合される。複数のメモリセルＭＣは各入／出力メモリブロックのワードラインＷＬｉとビットラインＢＬｍ，ＰＢＬｎとの交差領域に各々配置される。各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に設けられる５１２本のビットラインＢＬｍに結合されたメモリセルにはデータビットが各々蓄積され、各入／出力メモリブロックＩＯＭＢ１−ＩＯＭＢ８に設けられる１０本のパリティビットラインＰＢＬｎに各々結合されたメモリセルにはチェックビットが各々蓄積される。
【００２７】
以下、説明の便宜上、一つの入／出力メモリブロック（例えば、ＩＯＭＢ１）に関連する構成要素について説明するが、他のブロック（例えば、ＩＯＭＢ２−ＩＯＭＢ８）に関連する構成要素もブロックＩＯＭＢ１と同一構成である。
続けて、図４を参照すると、メモリセルアレイ１００の下側には、第１グループのビットラインとパリティビットライン、例えば、５１２のビットラインＢＬ１−ＢＬ５１２と１８本のパリティビットラインＰＢＬ１−ＰＢＬ１８中の奇数番ビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）と奇数番パリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）とが結合された第１感知増幅回路１４０ ｂｏｔｔｏｍが配置される。第１感知増幅回路１４０ ｂｏｔｔｏｍには、図４に図示しない、前述した’７１７特許に記載されたようなラッチ型感知増幅器が２５６本のビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）と９本のパリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）とに各々対応するように配置される。メモリセルアレイ１００の上側には、第２グループのビットラインとパリティビットライン、例えば、５１２のビットラインＢＬ１−ＢＬ５１２と１８本のパリティビットラインＰＢＬ１−ＰＢＬ１８中の偶数番ビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）と偶数番パリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）とが結合された第２感知増幅回路１４０ ｔｏｐが配置される。第２感知増幅器回路１４０ ｔｏｐには、ラッチ型感知増幅器が２５６本のビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）と９本のパリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）とに各々対応するように配置される。
【００２８】
前述した感知増幅器配置によると、選択ワードラインＷＬｉと奇数番ビットライン（ＢＬ１，ＢＬ３，…，ＢＬ５１１）との交差領域に各々配置されたメモリセルに貯えられた２５６個のデータビットと、選択ワードラインＷＬｉと奇数番パリティビットライン（ＰＢＬ１，ＰＢＬ３，…，ＰＢＬ１７）との交差領域に各々配置されたメモリセルに貯えられた９個のチェックビットとは第１感知増幅回路１４０ ｂｏｔｔｏｍにより感知されてラッチされる。同様に、選択ワードラインＷＬｉと偶数番ビットライン（ＢＬ２，ＢＬ４，…，ＢＬ５１２）との交差領域に各々配置されたメモリセルに貯えられた２５６個のデータビットと、選択ワードラインＷＬｉと偶数番パリティビットライン（ＰＢＬ２，ＰＢＬ４，…，ＰＢＬ１８）との交差領域に各々配置されたメモリセルに貯えられた９個のチェックビットとは第２感知増幅器回路１４０ ｔｏｐにより感知されてラッチされる。
【００２９】
第１列パスゲート回路１６０ ｂｏｔｔｏｍと第１列デコ−ダ回路１８０ ｂｏｔｔｏｍとは第１感知増幅回路１４０ ｂｏｔｔｏｍに対応するようにメモリセルアレイ１００の下側に配置される。第１列パスゲート回路１６０ ｂｏｔｔｏｍには、各々が奇数番ビットラインを介して、対応する入／出力メモリブロックから２５６個のデータビット（奇数番データビット）のエラ−を検出して訂正する８個のエラー訂正回路２００ ｂｏｔｔｏｍが結合される。同様に、第２列パスゲート回路１６０ ｔｏｐと第２列デコ−ダ回路１８０ ｔｏｐとは第２感知増幅回路１４０ ｔｏｐに対応するようにメモリセルアレイ１００の上側に配置される。第２列パスゲート回路１６０ ｔｏｐには、各々が偶数番ビットラインを介して対応する入／出力メモリブロックから２５６個のデータビット（偶数番データビット）のエラーを検出して訂正する８個のエラー訂正回路２００ ｔｏｐが結合される。結果的に、一つの入／出力メモリブロックに対応するように２個のエラ−訂正回路２００ ｂｏｔｔｏｍと２００ ｔｏｐとが設けられ、図４に示すように対応する入／出力回路２２０に共通に結合される。
【００３０】
第１列パスゲート回路１６０ ｂｏｔｔｏｍは読出し動作モードの第１サイクル中、奇数番データ及びチェックビットをエラー訂正回路２００ ｂｏｔｔｏｍへ順次転送し、第２列パスゲート回路１６０ ｔｏｐは第１サイクル中、偶数番データ及びチェックビットをエラー訂正回路２００ ｔｏｐへ順次転送する。
【００３１】
例えば、奇数番ビットラインＢＬ１と偶数番ビットラインＢＬ２とに関連する２個のデータビットは第１及び第２列パスゲート回路１６０ ｂｏｔｔｏｍおよび１６０ ｔｏｐを介して対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ同時に転送される。他のデータビット及びチェックビットも前述したと同一の方法で対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ転送される。その後、エラー訂正回路２００ ｂｏｔｔｏｍは２５６個の奇数番データビット及び９個の奇数番チェックビットに応答して第１サイクル中、２５６個のデータビット内に存在する１−ビットエラー位置を検出する。同様に、エラー訂正回路２００ ｔｏｐは２５６個の偶数番データビット及び９個の偶数番チェックビットに応答して第１サイクル中、２５６個のデータビット内に存在する１−ビットエラー位置を検出する。
【００３２】
２６５個の奇数番データ及びチェックビットと２６５個の偶数番データ及びチェックビットとが対応するエラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐへ順次並列に転送されるので第１サイクル中ただ２６５個のクロックサイクルが使用される。これはデータビット内のエラー位置を検出するに必要な時間が従来の半導体メモリ装置の場合の時間と比較して、ほぼ半分に短縮されることを意味する。結果的に、本発明によるオンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間が短縮できる。
【００３３】
続けて、読出し動作モードの第２サイクル中には、各エラー訂正回路２００ ｂｏｔｔｏｍおよび２００ ｔｏｐは２５６個の奇数番データビット及び２５６個の偶数番データビットを受け入れ、第１サイクル中検出されたエラー位置の情報を各々用いて奇数番データビット中の１−ビットエラーと偶数番データビット中の１−ビットエラーとを訂正する。前述した従来の半導体メモリ装置と同様に、第２サイクル中に５１２個のクロックサイクルが使用される。しかし、一つの入／出力メモリブロックから読出された５１２個のデータビット中の少なくとも２個のエラーデータビットが検出訂正されることが分かる。従って、本発明の半導体メモリ装置はエラー訂正効率が改善される。
【００３４】
各入／出力メモリブロックに配置された複数のビットラインと複数のパリティビットラインとは均等に２Ｎ個のグループ（Ｎ＝１，２，…，ｊ）に分割され、２Ｎ個のエラー訂正回路が前述したと同一な方法で一つの入／出力回路に対応するように設けられる。したがって、各入／出力メモリブロックから読出されたデータビット中の２Ｎ個のエラーデータビットが検出訂正できる。
【００３５】
図５は読出し及び書込み動作モードによるデータ入力とデータ出力との関係を説明するためのブロック図である。図５を参照すると、信号ＲＥＡＤがロジックハイレベルであり、信号ＷＲＩＴＥがロジックローレベルの時、即ち、読出し動作モード中、感知増幅回路１４０にラッチされたデータビットは列パスゲート回路１６０及びスイッチＳＷ１を介してエラー訂正回路２００の入力端子Ｄｉｎに順次に印加される。その後、ＥＣＣ２００で訂正されたデータビットはスイッチＳＷ２を介して入／出力回路２２０へ順次転送される。一方、信号ＲＥＡＤがロジックローレベルであり、信号ＷＲＩＴＥがロジックハイレベルの時、即ち、書込み動作モード中、入／出力回路２２０を介して外部から供給されるデータビットはスイッチＳＷ３を介してエラー訂正回路２００の入力端子Ｄｉｎに順次印加される。エラー訂正回路２００は複数のシンドロームビットを発生し、シンドロームビットはスイッチＳＷ４及び列パスゲート回路１６０を介して感知増幅回路１４０へ転送される。
【００３６】
前述したように、第１列パスゲート回路１６０ ｂｏｔｔｏｍに結合された図４のエラー訂正回路２００ ｂｏｔｔｏｍが書込み動作モード中、奇数番チェックビットを生成するための回路として機能することが分かる。同様に、第２列パスゲート回路１６０ ｔｏｐに結合された図４のエラー訂正回路２００ ｔｏｐが書込み動作モード中、偶数番チェックビットを生成するための回路として機能する。これに関連する詳細動作は後述する。
【００３７】
図６は、一つの入／出力回路に関連する２個のエラー訂正回路、第１及び第２感知増幅回路、および第１及び第２列パスゲート回路を示すブロック図である。図６で図示の便宜上、第１列パスゲート回路１６０ ｂｏｔｔｏｍは対応する制御信号Ｃ ＴＮＢ １ ｉ（ｉ＝１−２６５）及びＣＴＮＢ ２ ｊ（ｊ＝１−２５６）により各々スイッチ動作するスイッチ回路１６１ １，１６１ ２で記号化されている。同様に、第２列パスゲ−ト回路１６０ ｔｏｐは対応する制御信号ＣＴＮＴ １ ｉ及びＣＴＮＴ ２ ｊにより各々スイッチ動作するスイッチ回路１６２ １，１６２ ２で記号化されている。記号 １， ２は各々第１サイクルと第２サイクルとを示す。
【００３８】
図６に示すように、エラー訂正回路２００ ｂｏｔｔｏｍはスイッチ回路１６１ １（即ち、第１列パスゲート回路１６０ ｂｏｔｔｏｍ）を介して第１感知増幅回路１４０ ｂｏｔｔｏｍに結合され、シンドローム発生器２０１、エラー検出器２０２およびエラー訂正器２０３で構成される。シンドローム発生器２０１は読出し動作モードの第１サイクル中、２５６個の奇数番データビットと９個の奇数番チェックビットとを受け入れて９個のシンドロームビットを発生する。エラー検出器２０２はシンドローム発生器２０１から出力された９個のシンドロームビットを受け入れてエラーの存在を示す信号を出力する。そして、エラー訂正器２０３は第２サイクル中スイッチ回路１６１ ２（即ち、第１列パスゲート回路１６０ ｂｏｔｔｏｍ）を介して第１感知増幅器回路１４０ ｂｏｔｔｏｍからの２５６個のデータビットを順次に受け入れ、エラ−検出器２０２からの信号に応答して２５６個のデータビット中の一つのエラーデータビットを訂正する。そのように訂正された２５６個のデータビットは対応する入／出力回路２２０へ順次転送される。
【００３９】
図６のエラー訂正回路は、スイッチ回路１６２ １（即ち、第２列パスゲート回路１６０ ｔｏｐ）を介して第２感知増幅回路１４０ ｔｏｐに結合される。エラー訂正回路２００ ｔｏｐはシンドローム発生器２０１、エラー検出器２０２およびエラー訂正器２０３で構成され、エラー訂正回路２００ ｂｏｔｔｏｍの構成要素と同一の機能を実行する。したがって、その詳細説明は省略する。
【００４０】
図７は、本発明による図４に示すエラー訂正回路の望ましい実施の形態であり、図８は、図７で使用された制御信号間のタイミングを示す図である。
図７を参照すると、エラー訂正回路２００ ｂｏｔｔｏｍは発生器多項式ｇ（ｘ）＝ｘ9 ＋ｘ＋１により生成されたハミングコ−ド（２r ≧ｍ＋ｒ＋１）に根拠を置き、図７に示すように結合された９個のシフトレジスタＳＲ１−ＳＲ９と２個の排他的ＯＲゲート回路２０９及び２１０とを含み、シンドローム発生器２０１を構成する。回路２００ ｂｏｔｔｏｍには、シンドローム発生器２０１から生成された９個のシンドロームビットをデコーディングしてエラー検出器として機能する９−入力ロジック回路２０２がさらに含まれている。エラー訂正回路２００ ｂｏｔｔｏｍはエラー訂正器として使用される排他的ＯＲゲート２０３、３個のＮＡＮＤゲート２０４，２０５，２０６、およびＰＭＯＳ及びＮＭＯＳトランジスタ２０７，２０８を付加的に含み、図７に示されるように結合される。
【００４１】
第１感知増幅回路１４０ ｂｏｔｔｏｍに対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐが図７に示されているが、第２感知増幅回路１４０ ｔｏｐに対応するエラー訂正回路２００ ｔｏｐも同一に構成出来ることは明らかである。
【００４２】
本発明によるエラー訂正回路２００ ｂｏｔｔｏｍの動作を添付図面に基づき以下詳細に説明する。前述したように、データビットを読出す動作は第１サイクルと第２サイクルとに分割される。例えば、入／出力メモリ装置ＩＯＭＢ１から読出された２５６個の奇数番データビットと９個の奇数番チェックビットとが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、入／出力メモリ装置ＩＯＭＢ１から読出された２５６個の偶数番データビットと９個の偶数番チェックビットとが第２感知増幅回路１４０ ｔｏｐにラッチされると仮定する。
【００４３】
第１サイクル中、図８に示されたように、信号ＣＴＬ１，ＣＴＬ２，ＣＴＬ３はロー状態に保たれ、その結果ＰＭＯＳトランジスタ２０７はタ−ンオンされてＮＡＮＤゲート２０４，２０５の出力信号は各々ハイ状態に保たれる。この条件下で、第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされた奇数番データ及びチェックビットは入力端子ＤｉｎとＰＭＯＳトランジスタ２０７とを介してエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１へ順次転送される。同時に、第２感知増幅回路１４０ ｔｏｐにラッチされた偶数番データ及びチェックビットは入力端子ＤｉｎとＰＭＯＳトランジスタ２０７とを介してエラー訂正回路２００ ｔｏｐのシンドローム発生器２０１へ順次転送される。対応するシンドローム発生器２０１へ順次転送された奇数番及び偶数番データ及びチェックビットはシフトレジスタＳＲ１−ＳＲ９を介して循環される。前述した循環動作の結果として、エラー訂正回路２００ ｂｏｔｔｏｍと２００ ｔｏｐとに各々対応するシンドローム発生器から第１及び第２列シンドロームビットが生成される。対応するシンドローム発生器２０１に各々貯えられた第１及び第２列のシンドロームビットは奇数番データビットのエラー位置と偶数番データビットのエラー位置とを各々示すアドレスとして使用される。
【００４４】
その後、第２サイクル中、信号ＣＴＬ１，ＣＴＬ２はロジックローレベルからロジックハイレベルへ各々遷移し、信号ＣＴＬ３は続けてロー状態に保たれる。これにより、ＰＭＯＳトランジスタ２０７はタ−ンオフされてＮＭＯＳトランジスタ２０８はターンオンされる。即ち、入力端子Ｄｉｎはシンドローム発生器２０１から電気的に分離される。代わりに、入力端子Ｄｉｎへ印加されるデータビットはＮＡＮＤゲート２０４，２０５を介してエラー訂正器２０３へ転送される。
【００４５】
詳しくは、第１及び第２感知増幅回路１４０ ｂｏｔｔｏｍ，１４０ ｔｏｐに保たれる奇数番及び偶数番データビットは、対応する列パスゲート回路１６０ ｂｏｔｔｏｍ，１６０ ｔｏｐ及び各回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐのＮＡＮＤゲ−ト２０５，２０６を介して対応するエラー訂正器２０３へ交互に転送される。例えば、任意の奇数番データビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ転送され、その後任意の偶数番データビットがエラー訂正回路２００ ｔｏｐのエラー訂正器２０３へ転送される。
【００４６】
同時に、奇数番データビットに対応する第１列のシンドロームビットは一つのデータビットがエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ転送される毎にエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１から循環又は右側へシフトされる。そのようにシフトされた（循環された）シンドロームビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー検出器２０２によりデコーディングされる。デコーディングされた結果即ち、現在転送されたデータビットのエラー有無を示す信号がエラ−訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３に印加される。同様に、エラー訂正回路２００ ｔｏｐも前述したと同一の方法で動作する。
【００４７】
結果的に、奇数番データビットがエラー訂正回路２００ ｂｏｔｔｏｍのエラー訂正器２０３に印加されると、印加されたデ−タビットはエラー訂正回路２００ ｂｏｔｔｏｍのエラー検出器２０２から出力される信号のロジック状態に応じてエラー訂正された後、又はエラー訂正することなく出力される。例えば、エラー検出器２０２から出力された信号がロジックハイレベルの時は、エラー訂正器２０３に印加される奇数番データビットはエラービットであることを意味する。従って、データビットはエラー訂正後に入／出力回路２２０に出力される。エラー検出器２０２から出力された信号がロジックローレベルの時は、エラー訂正器２０３に印加される奇数番データビットにはエラービットがないことを意味する。従って、データビットはエラー訂正なしで入／出力回路２２０に出力される。
【００４８】
前述したように、エラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐは各々奇数番チェックビット及び偶数番チェックビットを生成する回路として使用される。詳しくは、書込み動作モード中、信号ＣＴＬ１，ＣＴＬ３はロジックローレベルよりなり、信号ＣＴＬ２はロジックハイレベルよりなる。この条件下で、入／出力メモリブロックＩＯＭＢ１に書込まれる５１２個のデータビット中の２５６個の奇数番データビットはエラー訂正回路２００ ｂｏｔｔｏｍの入力端子Ｄｉｎへ順次印加される。そのように印加された２５６個の奇数番データビットはＮＡＮＤゲート２０４，２０５及び第１列パスゲート回路１６０ ｂｏｔｔｏｍを介して第１感知増幅回路１４０ ｂｏｔｔｏｍへ順次転送される。これと同時に、２５６個の奇数番データビットはＰＭＯＳトランジスタ２０７を通じてシンドローム発生器２０１に順次転送されて循環される。このような動作は２５６個の奇数番データビットが全てシンドローム発生器２０１に印加された時終了する。結果的に、２５６個のデータビットに対応する９個のチェックビットがシンドローム発生器２０１により生成され、その後に信号ＣＴＬ１，ＣＴＬ３がハイ状態に、そして信号ＣＴＬ２がロー状態に保たれる時ＮＡＮＤゲート２０６，２０５を介して第１感知増幅回路１４０ ｂｏｔｔｏｍへ順次転送される。同様に、２５６個の偶数番データビットに対応する９個のチェックビットは前述したと同一な方法で発生され、第２感知増幅回路１４０ ｔｏｐへ順次転送される。以後、奇数番及び偶数番データ及びチェックビットは周知のプログラム手続きを用いてプログラムされる。
【００４９】
図９は、図６で使用されたスイッチ制御信号間のタイミングを示す図面である。
本発明によるデータエラーを訂正する動作を図面を参照して、以下詳細に説明する。説明の便宜上、ただ一つの入／出力回路２２０に対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐに関連するエラー訂正動作のみを以下説明するが、他の入／出力回路に関連する動作も同一である。
【００５０】
第１サイクル中、２５６個の奇数番データビット及び９個の奇数番チェックビットが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、２５６個の偶数番データビット及び９個の偶数番チェックビットが第２感知増幅回路１４０ ｔｏｐにラッチされる。以後、制御信号ＣＴＮＢ １ １，ＣＴＮＴ １ １が同時にパルスされることにより、第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされた奇数番データビットと第２感知増幅回路１４０ ｔｏｐにラッチされた偶数番データビットとが対応するエラー訂正回路２００ ｂｏｔｔｏｍ，２００ ｔｏｐのシンドローム発生器２０１へ同時に印加される。他の奇数番及び偶数番データ及びチェックビットは前述したと同一の方法によりスイッチ回路１６１ １，１６２ １を介して対応するシンドローム発生器２０１へ同時に転送される。前述した過程によると、奇数番データビットに対応する第１カラムの９個のシンドロームビットはエラー訂正回路２００ ｂｏｔｔｏｍのシンドローム発生器２０１で生成され、偶数番データビットに対応する第２カラムの９個のシンドロームビットはエラー訂正回路２００ ｔｏｐのシンドローム発生器２０１で生成される。第１サイクル中、全ての制御信号ＣＴＮＢ ２ ｊ，ＣＴＮＴ ２ ｊが図８に示されたようにロー状態に保たれるので、スイッチ回路１６１ ２，１６２ ２は動作しない。
【００５１】
第１列のシンドロームビットは第２サイクル中奇数番データビット内のエラー存在位置を検出するためのアドレス情報として使用され、第２列のシンドロームビットは第２サイクル中偶数番データビット内のエラー存在位置を検出するためのアドレス情報として使用される。
【００５２】
第１サイクルで要求される時間は２６５個のクロックサイクルに対応し、従来のフラッシュメモリ装置の場合は５３０個のクロックサイクルに対応することが分かる。第１サイクル中、本発明によるオンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間は従来のフラッシュメモリ装置によるアクセス時間の半分に短縮できる。
【００５３】
第２サイクル中、奇数番データビットのエラーと偶数番データビットのエラーとが第１及び第２列のシンドロームビットを用いて各々訂正される。詳しくは、制御信号ＣＴＮＢ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、奇数番データビットはスイッチ回路１６１ ２を介して回路２００ ｂｏｔｔｏｍのエラー訂正器２０３へ印加される。同時に、エラーの有無を示す信号がエラー検出器２０２からエラー訂正器２０３へ印加され、エラー検出器２０２は第１列のシンドロームビットをデコーディングしてエラーの有無を示す信号を出力する。エラー訂正器２０３に現在印加された奇数番データビットはエラー検出器２０２から出力される信号のロジック状態によりエラー訂正がされた後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００５４】
その後、図８に示すように、制御信号ＣＴＮＢ ２ １がロジックハイレベルからロジックローレベルへ遷移して制御信号ＣＴＮＴ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、偶数番データビットがスイッチ回路１６２ ２を介して回路２００ ｔｏｐのエラー訂正器２０３に印加される。同時に、エラーの有無を示す信号がエラー検出器２０２からエラー訂正器２０３へ印加され、エラー検出器２０２はシンドローム発生器２０１から出力される第２列のシンドロームビットをデコ−ディングしてエラーの有無を示す信号を出力する。エラー訂正器２０３に現在印加された偶数番データビットはエラー検出器２０２から出力される信号のロジック状態によりエラー訂正がされた後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００５５】
第１列のシンドロームは、次の奇数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器２０１から右側へシフトされる。同様に、第２列のシンドロームビットは次の偶数番データビットがエラービットであるかの可否を示す信号を発生するために対応するシンドローム発生器２０１から右側へシフトされる。
【００５６】
以後、前述したエラー訂正動作は他の奇数番及び偶数番データビットに関して反復的に実行される。詳細説明は省略する。
本発明によるエラー訂正スキムに関連して、奇数番データビット内の１−ビットエラーがエラー訂正回路１４０ ｂｏｔｔｏｍを通じて訂正され、同時に偶数番データビット内の１−ビットエラーがエラー訂正回路２００ ｔｏｐを通じて訂正される。従って、各入出力メモリブロックから読み出された５１２個のデータビット中の２個のエラーデータビットが訂正される。
【００５７】
図１０は、本発明による半導体メモリ装置の第２実施形態である。図１０で、図４の構成要素と同一な構成要素は同一な又は類似した参照番号で表記される。図１０に示された第２の実施形態は、感知増幅回路１４０、列パスゲート回路１６０そして列デコ−ダ回路１８０が下側に配列されるという点で図４の第１の実施形態とは異なる。第１の実施形態のように、２個のエラー訂正回路２００ ｏｄｄ，２００ ｅｖｅｎが一つの入出力回路２２０に対応するように配置され、列パスゲート回路１６０に各々結合される。前述した構造によると、感知増幅回路１４０の奇数番感知増幅器（図示せず）に各々ラッチされた奇数番データビットはカラムパスゲート回路１６０を介してエラー訂正回路２００ ｏｄｄへ順次転送され、偶数番感知増幅器に各々ラッチされた偶数番データビットは列パスゲート回路１６０を介してエラー訂正回路２００ ｅｖｅｎへ順次転送される。各エラー訂正回路２００ ｏｄｄ，２００ ｅｖｅｎは第１の実施形態と同一に構成され、第１の実施形態と同一の機能を実行する。従って、その詳細説明は省略する。第２の実施形態は図４の第１の実施形態と同一の効果を有する。
【００５８】
図１１は、本発明による半導体メモリ装置の第３の実施形態である。
図１１で、図４の構成要素と同一の構成要素には同一の参照番号が付されている。
半導体メモリ装置、例えば、フラッシュメモリ装置はメモリセルアレイ１００、行デコ−ダ回路１２０、第１及び第２感知増幅回路１４０ ｂｏｔｔｏｍ，１４０ ｔｏｐ、第１及び第２列パスゲート回路１６０ ｂｏｔｔｏｍ，１６０ ｔｏｐ、および第１及び第２列デコ−ダ回路１８０ ｂｏｔｔｏｍ，１８０ ｔｏｐから構成され、各々の構成要素は第１の実施形態と同一の機能を実行する。従って、重複を避けるためにその詳細説明は省略する。
【００５９】
図１１のフラッシュメモリ装置は入／出力回路２２０に各々対応する８個のエラー訂正回路３００を含む。本発明による各エラ−訂正回路３００の望ましい実施の形態が図１２に示されている。
図１２では、図示の便宜上、第１列パスゲート回路１６０ ｂｏｔｔｏｍは対応する制御信号ＣＴＮＢ １ ｉ（ｉ＝１−２６５）ＣＴＮＢ ２ ｊ（ｊ＝１−２５６）によりスイッチ動作を実行するスイッチ回路１６１ １，１６１ ２として記号化されている。同様に、第２列パスゲート回路１６０ ｔｏｐは対応する制御信号ＣＴＮＴ １ ｉ，ＣＴＮＴ ２ ｊによりスイッチ動作を実行するスイッチ回路１６２ １，１６２ ２として記号化されている。ここで、記号 １， ２は第１サイクルと第２サイクルとを各々示す。制御信号ＣＴＮＢ １ ｉ，ＣＴＮＢ ２ ｊ，ＣＴＮＴ １ ｉ，ＣＴＮＴ ２ ｊは図９に示したと同一の方法で変化する。
【００６０】
図１２に示したように、エラー訂正回路３００は２個のシンドローム発生器３０１ Ｂ，３０１ Ｔ，エラー検出器３０２そしてエラー訂正器３０３を含む。シンドローム発生器３０１ Ｂは第１サイクル中、スイッチ回路１６１ １を介して２５６個の奇数番データビットと９個の奇数番チェックビットとを順次受け入れ、奇数番データビットのエラー位置を示すアドレスとして使用される第１列のシンドロームビットを発生する。そして、シンドローム発生器３０１ Ｔは第１サイクル中、スイッチ回路１６２ １を介して２５６個の偶数番データビットと９個の偶数番チェックビットとを順次受け入れ、偶数番データビットのエラー位置を示すアドレスとして使用される第２列のシンドロームビットを発生する。
【００６１】
エラー検出器３０２はシンドローム発生器３０１ Ｂ，３０１ Ｔに共通に結合され、シンドローム発生器３０１ Ｂ，３０１ Ｔから出力される第１列及び第２列のシンドロームビットを交互に受け入れる。その後、エラー検出器３０２は奇数番データビット内のエラーを検出するため、そのように入力された第１列のシンドロームビットと偶数番データビット内のエラーを検出するためそのように入力された第２列のシンドロームビットとを交互にデコーディングする。デコーディング結果に基づき、エラー検出器３０２は奇数番データビット内のエラー有無を示す第１信号と偶数番データビット内のエラー有無を示す第２信号とを交互に出力する。
【００６２】
第２サイクル中、エラー訂正器３０３はスイッチ回路１６１ ２を介して第１感知増幅回路１４０ ｂｏｔｔｏｍから出力される２５６個のデータビットと、スイッチ回路１６２ ２を介して第２感知増幅回路１４０ ｔｏｐから出力される２５６個のデータビットとを交互に受け入れ、エラー検出器３０２から出力される第１信号に応答して奇数番データビット中の一つのエラーとエラー検出器３０２から出力される第２信号に応答して偶数番データビット中の一つのエラーとを各々訂正する。
【００６３】
本発明の第３の実施形態によるデータビットエラーを訂正する動作を図８、図１１および図１２を参照して以下詳細に説明する。説明の便宜上、ただ一つの入／出力メモリブロックＩＯＭＢ１に対応するエラー訂正回路３００に関連するエラー訂正動作のみを以下説明するが、他の入／出力メモリブロックＩＯＭＢ２−ＩＯＭＢ８に対応するエラー訂正回路に関連する動作もやはり同一に実行されることは自明である。
【００６４】
第１サイクル中、２５６個の奇数番データビットと９個の奇数番チェックビットとが第１感知増幅回路１４０ ｂｏｔｔｏｍにラッチされ、２５６個の偶数番データビットと９個の偶数番チェックビットとが第２感知増幅回路１４０ ｔｏｐにラッチされる。以後、制御信号ＣＴＮＢ １ １，ＣＴＮＴ １ １が同時にパルスされることにより、第１感知増幅回路１４０ ｂｏｔｔｏｍの奇数番データビットと第２感知増幅回路１４０ ｔｏｐの偶数番データビットとがシンドローム発生器３０１ Ｂ，３０１ Ｔに同時に印加される。他の奇数番及び偶数番データ及びチェックビットは前述したと同一の方法でスイッチ回路１６１ １，１６２ １を介して対応するシンドローム発生器３０１ Ｂ，３０１ Ｔに印加される。前述した過程によると、奇数番データビットに対応する第１列シンドロームビットがシンドローム発生器３０１ Ｂで生成され、偶数番データビットに対応する第２列のシンドロームビットがシンドローム発生器３０１ Ｔで生成される。第１サイクル中、スイッチ回路１６１ ２，１６２ ２は全ての制御信号ＣＴＮＢ ２ ｊ，ＣＴＮＴ ２ ｊが図８に示すようにロー状態に保たれるので動作しない。
【００６５】
第２サイクル中、制御信号ＣＴＮＢ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、奇数番データビットがスイッチ回路１６１ ２を介して第１感知増幅回路１４０ ｂｏｔｔｏｍからエラー訂正器３０３へ印加される。同時に奇数番データビットがエラービットであるか否かの可否を示す第１信号がエラー検出器３０２からエラー訂正器３０３へ印加される。エラー訂正器３０３に現在印加された奇数番データビットは、エラー検出器３０２から出力される第１信号のロジック状態によりエラー訂正された後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００６６】
その後、図８に示されたように、制御信号ＣＴＮＢ ２ １がロジックハイレベルからロジックローレベルへ遷移し、制御信号ＣＴＮＴ ２ １がロジックローレベルからロジックハイレベルへ遷移する時、偶数番データビットスイッチ回路１６２ ２を介してエラー訂正器３０３に印加される。同時に、偶数番データビットがエラービットであるか否かの可否を示す第２信号がエラー検出器３０２からエラー訂正器３０３へ印加される。エラー訂正器３０３に現在印加された偶数番データビットはエラー検出器３０２から出力される第２信号のロジック状態によりエラー訂正された後、又はエラー訂正なしで対応する入／出力回路２２０へ出力される。
【００６７】
第１列のシンドロームビットは次の奇数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器３０１ Ｂから右側へシフトされる。同様に、第２列のシンドロームビットは次の偶数番データビットがエラービットであるか否かの可否を示す信号を発生するために、対応するシンドローム発生器３０１ Ｔから右側へシフトされる。
以後、前述したエラー訂正動作は他の奇数番及び偶数番データビットに関しても反復的に実行される。したがって、その説明は省略する。
【００６８】
本発明の第３の実施形態によると、第１サイクルで要求される時間が２６５個のクロックサイクルに対応し、従来のフラッシュメモリ装置の場合の５３０個のクロックサイクルに対応する。第１サイクル中、オンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間は従来のフラッシュメモリ装置によるアクセス時間と比較し半分に短縮できる。さらに、奇数番データビット内の１−ビットエラーがエラー訂正回路１４０ ｂｏｔｔｏｍを介して訂正され、同時に偶数番データビット内の１−ビットエラーがエラー訂正回路２００ ｔｏｐを介して訂正される。従って、各入／出力メモリブロックから読出された５１２個のデータビット中の２個のエラーデータビットが訂正される。
【００６９】
図１３は、本発明による半導体メモリ装置の第４の実施形態である。図１３で、図１１の構成要素と同一の構成要素には同一又は類似の参照番号を付して表記する。
図１３に示された第４の実施形態は感知増幅回路１４０、列パスゲート回路１６０そして列デコーダ回路１８０がメモリセルアレイ１００の下側に配置されるという点で図１１の第３の実施形態と異なる。第３の実施形態のように、一つのエラー訂正回路３００が一つの入／出力回路２２０に対応するように配置され、列パスゲート回路１６０に結合される。図１３に示すエラー訂正回路１３の望ましい実施形態を示す図１４に示すように、エラー訂正回路３００は図１２の第３の実施形態と同一の構成を有し、又同一の機能を実行する。従って、第４の実施形態の説明は省略する。結果的に、第４の実施形態は図１１の第３の実施形態と同一の効果を有する。
【００７０】
【発明の効果】
前述したように、本発明の望ましい実施形態によると、第１サイクルで要求される時間が、５３０個のクロックサイクルに替わり２６５個のクロックサイクルに対応する時間まで短縮されるので、オンチップＥＣＣを備えたフラッシュメモリ装置のアクセス時間が従来のフラッシュメモリ装置と比較して半分に短縮できる。各入／出力メモリブロックから読出された５１２個のデータビット中の少なくとも２個のエラーデータビットが訂正されるので、エラー訂正効率が向上できる。
【図面の簡単な説明】
【図１】オンチップエラー訂正回路を備えた従来の半導体メモリ装置のブロック図。
【図２】図１に示す従来のエラー訂正回路のブロック図。
【図３】図２に示すエラー訂正回路のタイミング図。
【図４】本発明による半導体メモリ装置の望ましい実施の形態。
【図５】読出し及び書込み動作モードによるデータ入力及び出力関係を説明するためのブロック図。
【図６】一つの入／出力回路に関連する２個のエラー訂正回路、第１及び第２感知増幅回路、および第１及び第２列パスゲート回路を示すブロック図。
【図７】本発明による図４のエラー訂正回路の望ましい実施の形態。
【図８】図７で使用された制御信号間のタイミングを示す図。
【図９】図６で使用された制御信号間のタイミングを示す図。
【図１０】本発明による半導体メモリ装置の第２の実施形態。
【図１１】本発明による半導体メモリ装置の第３の実施形態。
【図１２】図１１に示すエラー訂正回路の望ましい実施形態。
【図１３】本発明による半導体メモリ装置の第４の実施形態。
【図１４】図１３に示すエラー訂正回路の望ましい実施形態。
【符号の説明】
１０，１００ メモリセルアレイ
１２ 行デコーダ回路
１４，１４０ 感知増幅回路
１６，１６０ 列バスゲート回路
１８，１８０ 列デコーダ回路
２０，２００ エラー訂正回路
２２，２０１，３０１ シンドローム発生器
２４，２０２，３０２ エラー検出器
２６，２８ スイッチ回路
３０，２０３，３０３ エラー訂正器
２０４，２０５，２０６ ＮＡＮＤゲート
２０７ ＰＭＯＳトランジスタ
２０８ ＮＭＯＳトランジスタ
２０９，２１０ 排他的ＯＲゲート回路
２２０ 入／出力回路
１３，３００ エラー訂正回路
Claims (10)
- 複数のデータビットと前記データビットに対応する複数のチェックビットとが蓄積されるメモリセルアレイを有し、前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割されている半導体メモリ装置のエラー訂正方法において、
前記メモリセルアレイから前記データビット及び前記チェックビットを感知する段階と、
前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを同時に受け入れて前記第１及び第２グループのデータ及びチェックビットに各々対応する第１及び第２列のシンドロームビットを発生する段階と、
前記第１列のシンドロームビットと前記第２列のシンドロームビットとに応答して前記第１グループのデータビット内のエラーと前記第２グループのデータビット内のエラーとを各々訂正するエラー訂正段階とを含み、
前記エラー訂正段階は、
前記第１及び第２グループのデータビット内のエラーを各々検出するため前記第１及び第２列のシンドロームビットをデコーディングし、前記第１グループのデータビット内のエラーの存在の有無を示す第１信号と前記第２グループのデータビット内のエラーの存在の有無を示す第２信号とを出力する段階と、
前記第１グループのデータビットと前記第２グループのデータビットとを交互に受け入れ、前記第１信号に応答して前記第１グループのデータビット内のエラーを訂正し、前記第２信号に応答して前記第２グループのデータビット内のエラーを訂正する段階とを含み、
前記エラー訂正段階のエラー訂正手段は、
前記第１グループのデータビット内の前記第１エラーを訂正する第１エラー訂正回路と、前記第２グループのデータビット内の前記第２エラーを訂正する第２エラー訂正回路とを含み、
前記第１及び第２エラー訂正回路は、
前記入／出力回路に共通に結合され、
前記複数のデータビット中の少なくとも２個のエラーデータビットが訂正されることを特徴とするエラー訂正方法。 - 複数のデータビットと、前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、
前記データビットと前記チェックビットとは少なくとも第１及び第２グループに均等に分割され、前記メモリセルアレイから前記データビットと前記チェックビットとを読出す手段と、
前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正するエラー訂正手段と、
前記エラー訂正手段から交互に出力される前記第１及び第２グループのデータビットを出力する入／出力回路を付加的に含み、
前記エラー訂正手段は前記第１グループのデータビット内の前記第１エラーを訂正する第１エラー訂正回路と、前記第２グループのデータビット内の前記第２エラーを訂正する第２エラー訂正回路とを含み、
前記第１及び第２エラー訂正回路は前記入／出力回路に共通に結合され、
前記エラー訂正手段は前記第１グループのデータ及びチェックビットと前記第２グループのデータ及びチェックビットとを並列に受け入れ、前記データビットの第１及び第２グループに各々対応する第１シンドロームビットと第２シンドロームビットとを発生させ、前記第１及び第２シンドロームビットに応答して前記第１グループのデータビット内の第１エラーと前記第２グループのデータビット内の第２エラーとを各々訂正することを特徴とする半導体メモリ装置。 - 前記第１エラー訂正回路は、
前記第１グループのデータ及びチェックビットを順次受け入れ前記第１シンドロームビットを発生する第１シンドローム発生器と、
前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットをデコーディングして前記第１エラーの存在の有無を示す第１信号を出力する第１検出器と、
前記第１グループのデータビットを順次受け入れ前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正する第１訂正器と
を含むことを特徴とする請求項２に記載の半導体メモリ装置。 - 前記第１シンドローム発生器は書込み動作モード中前記第１グループのチェックビットを発生する手段で動作することを特徴とする請求項３に記載の半導体メモリ装置。
- 前記第２エラー訂正回路は、
前記第２グループのデータ及びチェックビットを順次受け入れ前記第２シンドロームビットを発生する第２シンドローム発生器と、
前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットをデコーディングして前記第２エラーの存在の有無を示す第２信号を出力する第２検出器と、
前記第２グループのデータビットを順次受け入れて前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する第２訂正器と
を含むことを特徴とする請求項４に記載の半導体メモリ装置。 - 前記第２シンドローム発生器は書込み動作モード中前記第２グループのチェックビットを発生する手段で動作することを特徴とする請求項５に記載の半導体メモリ装置。
- 前記エラー訂正手段は、
前記第１グループのデータ及びチェックビットを順次受け入れて前記第１シンドロームビットを発生する第１シンドローム発生器と、
前記第２グループのデータ及びチェックビットを順次受け入れて前記第２シンドロームビットを発生する第２シンドローム発生器と、
前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、
前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、
前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラー存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行することを特徴とする請求項２に記載の半導体メモリ装置。 - 前記訂正器により前記第１及び第２グループの訂正されたデータビットは前記入／出力回路を介して外部へ交互に出力されることを特徴とする請求項７に記載の半導体メモリ装置。
- 複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積するメモリセルアレイと、
前記データビット及びチェックビットは少なくとも第１及び第２グループに分割されており、
前記メモリセルアレイから前記データビット及びチェックビットを読出す読出し回路と、
前記データビットを外部へ／から出力／入力する入／出力回路と、
前記第１グループのデータ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、
前記第２グループのデータ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、
前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記第１グループのデータビット内の第１エラーを検出するための前記第１シンドロームビットと前記第２グループのデータビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、
前記第１及び第２グループのデータビットを交互に受け入れる訂正器とを含み、
前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記第１グループのデータビット内の第１エラーを訂正し、前記第２エラーの存在の有無を示す前記第２信号に応答して前記第２グループのデータビット内の第２エラーを訂正する動作を実行し、前記訂正器により各々訂正された第１及び第２グループのデータビットは前記入／出力回路を介して外部へ交互に出力されることを特徴とする半導体メモリ装置。 - 各々が複数のデータビットと前記データビットに対応する複数のチェックビットとを蓄積する複数の入／出力メモリブロックに分割されたメモリセルアレイと、
前記入／出力メモリブロックに各々対応する複数の入／出力回路と、
前記各入／出力メモリブロックからデータビット及びチェックビットを読出す読出し回路と、
前記各入／出力メモリブロックから読出されたデータビットのエラーを訂正する手段と、
前記エラー訂正手段は前記入／出力回路に各々対応する複数のエラー訂正部とを含み、
前記各々のエラー訂正部は、
対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の奇数番データ及びチェックビットを順次受け入れて第１シンドロームビットを発生する第１シンドローム発生器と、
前記対応する入／出力メモリブロックから読出されたデータ及びチェックビット中の偶数番データ及びチェックビットを順次受け入れて第２シンドロームビットを発生する第２シンドローム発生器と、
前記第１及び第２シンドローム発生器から出力される第１及び第２シンドロームビットを交互に受け入れ、前記奇数番データビット内の第１エラーを検出するための前記第１シンドロームビットと前記偶数番データビット内の第２エラーを検出するための前記第２シンドロームビットとを交互にデコーディングし、前記第１エラーの存在の有無を示す第１信号と前記第２エラーの存在の有無を示す第２信号とを交互に出力する検出器と、
前記奇数番及び偶数番データビットを交互に受け入れる訂正器とを含み、
前記訂正器は前記第１エラーの存在の有無を示す前記第１信号に応答して前記奇数番データビット内の第１エラーを訂正して前記第２エラーの存在の有無を示す前記第２信号に応答して前記偶数番データビット内の第２エラーを訂正する動作を実行することを特徴とする半導体メモリ装置。
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