JPH0831196A

JPH0831196A - 半導体メモリ

Info

Publication number: JPH0831196A
Application number: JP15614794A
Authority: JP
Inventors: Hiroshi Sato; 弘佐藤; Keiichi Yoshida; 敬一吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-07
Filing date: 1994-07-07
Publication date: 1996-02-02
Anticipated expiration: 2018-12-22
Also published as: JP3482543B2

Abstract

(57)【要約】【目的】データの信頼性をチェックしデータが破壊さ
れていた時はデータを訂正するメモリを提供する。【構成】半導体メモリにエラーのチェック訂正機能を
持つＥＣＣ回路を設けるようにしたものである。また、
不揮発性メモリにあっては、書き込み不可能アドレスが
発生した場合に備えてメモリアレイ部に予備ビットをま
た周辺回路には不良アドレス記憶手段を有する冗長回路
を設けておくと共に、不良アドレス保持手段をメモリア
レイ内の不揮発性記憶素子と同一の素子を用いて構成す
る。【効果】メモリアレイ内の一部のデータが破壊されて
もＥＣＣ回路によって正しいデータを回復してやること
ができるため、メモリの信頼性を向上させることができ
る。また、製造プロセスを複雑にすることなく保持デー
タの信頼性の高いメモリを実現することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリに適用し
て有効な技術に関し、例えばフラッシュメモリ、ＩＣカ
ード、ノート型パソコンの拡張用メモリ等に利用可能な
技術である。

【０００２】

【従来の技術】半導体メモリは極めて信頼性に優れてい
る。そのため、従来、パリティビットを持つようにされ
たメモリは提案されているが、メモリ自身でデータのチ
ェックを行なうようにしたものは提案されていなかっ
た。これに対し、磁気ディスクは半導体メモリに比べて
信頼性に乏しいため、データのチェック及び訂正を行う
いわゆるＥＣＣ（エラー・コレクティング・コード）回
路を設けたものがある。

【０００３】ＥＣＣ回路は、記憶されたデータが破壊さ
れた時にデータを検出し修正を行うものである。その論
理は、ＣＱ出版株式会社発行「基礎からのメモリ応用」
等で広く一般に知られている様に排他的論理和の組み合
わせで表す事ができる。

【０００４】

【発明が解決しようとする課題】ある種の半導体メモリ
はデータの信頼性が環境や使用状況により低下するとい
う欠点を備えている。そのような半導体メモリの例とし
て、例えば過度に書き込みを行なった不揮発性メモリや
ソフトエラーに弱い構造すなわち過度に放射線の強い場
所や高温下で使用したり、製品の実力以下の低電圧で使
用するＤＲＡＭ、低温（０℃以下）あるいは製品の実力
以下の低電圧で使用するＳＲＡＭ等がある。

【０００５】本発明の目的は、保持データの信頼性の高
い半導体メモリを提供することにある。本発明の他の目
的は、製造プロセスを複雑にすることなく保持データの
信頼性の高い不揮発性メモリを実現可能にする技術を提
供することにある。この発明の前記ならびにそのほかの
目的と新規な特徴については、本明細書の記述および添
附図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、半導体メモリにエラーのチェッ
ク訂正機能を持つＥＣＣ回路を設けるようにしたもので
ある。また、不揮発性メモリにあっては、書き込み不可
能アドレスが発生した場合に備えてメモリアレイ部に予
備ビットをまた周辺回路には不良アドレス記憶手段を有
する冗長回路を設けておくと共に、不良アドレス保持手
段をメモリアレイ内の不揮発性記憶素子と同一の素子を
用いて構成する。

【０００７】

【作用】上記した手段によれば、メモリアレイ内の一部
のデータが破壊されてもＥＣＣ回路によって正しいデー
タを回復してやることができるため、メモリの信頼性を
向上させることができる。また、不揮発性メモリにあっ
ては、メモリアレイ部に予備ビットをまた周辺回路には
冗長回路を設けておくと共に、不良アドレス記憶手段を
メモリアレイ内の不揮発性記憶素子と同一の素子を用い
て構成することにより、書換え回数の増加によって不良
となったビットを予備のビットと置き換えることができ
るとともに、電源を切った後も不良アドレスを保持する
ことができ、製造プロセスを複雑にすることなく保持デ
ータの信頼性の高い不揮発性メモリを実現することがで
きるようになる。

【０００８】

【実施例】図１には、本発明をフラッシュメモリに適用
した場合の一実施例の全体回路ブロック図が示されてい
る。この実施例のフラッシュメモリは、それぞれ単一の
半導体チップ上に半導体集積回路として構成されてい
る。

【０００９】同図において、１１は２層ゲート構造の絶
縁ゲート型電界効果トランジスタによって構成されたメ
モリセルがマトリクス配置され、例えば５１２バイトの
ような単位での一括消去が可能な８つのメモリマットＭ
ＡＴ０〜ＭＡＴ７で構成されたメモリアレイ部である。
各メモリマットに対しては１バイトのデータと１ビット
のエラー訂正ビット（後述）を同時に書込み、また同時
に読み出すことができるように構成されている。

【００１０】また、１２は外部からアドレス端子Ａｄｄ
に与えられたアドレス信号Ａ０〜Ａｉを取り込んで保持
するアドレスバッファ＆ラッチ回路、１３ａ，１３ｂは
上記アドレスバッファ＆ラッチ回路１２に取り込まれた
アドレス信号をデコードするＹデコーダおよびＸデコー
ダ、１３ｃは取り込まれたアドレス信号に基づいてメモ
リアレイ１１内の８つのメモリマットのうち一つを選択
するマットセレクタ、１４はメモリアレイ１１内のデー
タ線上に設けられたＹゲート（カラムスイッチ列）であ
る。

【００１１】１５および１６は上記Ｙゲート１４によっ
て上記メモリアレイ部１１内の選択されたデータ線に接
続されるセンスアンプおよび書込みデータのコントロー
ルバッファ回路、１７ａ，１７ｂはデータ入出力端子Ｉ
／Ｏに接続されたデータ出力バッファおよびデータ入力
バッファ、１８は外部から入力される制御信号としての
チップ選択信号ＣＥ，出力タイミング制御信号ＯＥおよ
び書込み制御信号ＷＥを取り込んで保持するラッチ回
路、１９は上記バッファ回路１７ｂおよびラッチ回路１
８に取り込まれた制御信号および書込みデータに基づい
て内部制御信号や書込み制御信号を形成する制御回路で
ある。

【００１２】特に制限されないが、この実施例のフラッ
シュメモリは、８個のデータ入出力端子Ｉ／Ｏを有し、
８ビットの並列入出力が可能に構成されている。また、
書込みは各メモリマット毎に８ビット（１バイト）で、
全マット同時書込みすなわち６４ビット（８バイト）同
時書込みを行なうように構成されている。読み出しはマ
ットを選択して１バイト単位で行なえるように構成され
ている。

【００１３】さらに、２１は電源電圧端子Ｖｃｃおよび
書込み電圧端子Ｖｐｐに印加された電圧のレベルを検出
する電圧検出回路、２２は上記電圧端子Ｖｐｐに印加さ
れた書込み電圧に基づいて、メモリアレイ部１１で必要
とされる書込み／消去電圧を形成する電圧発生回路、２
３はこの電圧発生回路２２で形成された書込み／消去電
圧によって上記Ｘデコーダ回路１２ａを介して選択され
たワード線や駆動する信号を形成するドライバ回路であ
る。

【００１４】特に制限されないが、この実施例のフラッ
シュメモリは、コマンド方式を採用しており、外部のマ
イクロコンピュータからデータ入出力端子Ｉ／Ｏに供給
されたコマンドをデコードするコマンドデコーダ２４が
設けられており、データの書込みと消去はコマンドが入
力されることにより行なうように構成されている。

【００１５】上記コマンドデコーダ２４は、消去コマン
ドが入力されると５１２バイトのようなブロック単位で
メモリセルを一括消去するように、また書込みコマンド
が入力されると１バイト単位で取込み、メモリアレイ部
１１へは８バイト同時に書込みを行なうように、上記制
御回路１９に対してそれぞれ制御信号を与える。さら
に、消去コマンドおよび書込みコマンドが入力される
と、ステータスレジスタ２５に内部状態や演算結果が反
映されるように構成されている。しかも、このステータ
スレジスタ２５は上記データ入出力端子Ｉ／Ｏに接続さ
れており、外部のマイクロコンピュータがその内容を読
み込むことができるようにされている。

【００１６】この実施例では、上記データ入出力端子Ｉ
／Ｏより入力された書込みデータのエラー訂正ビットを
形成し、メモリアレイ１１より読み出されたデータが正
しいか否かチェックして誤っている時はこれを訂正する
ＥＣＣ回路３１が設けられている。データ書込み時にＥ
ＣＣ回路３１で形成されたエラー訂正ビットは書込みデ
ータとともにメモリアレイ１１内に書き込まれ、データ
読み出し時にはメモリアレイ１１より読み出されたデー
タおよびエラー訂正ビットに基づいてデータのチェック
および訂正が行なわれ、正しいデータがデータ入出力端
子Ｉ／Ｏへ出力されるように構成されている。ＥＣＣ回
路３１でエラービットの検出、訂正がなされると、エラ
ー検出信号ＥＤが形成されて端子３４より外部へ出力さ
れるように構成されている。

【００１７】さらに、この実施例では、メモリアレイ１
１に隣接して予備のメモリ列３２が設けられていると共
に、メモリアレイ１１内に不良ビットが発見された場合
に、その不良ビットを含むメモリ列に対応するアドレス
を記憶する不良アドレス記憶手段と、当該不良アドレス
が入力された時にメモリアレイ１１内のメモリ列に替え
て上記予備メモリ列３２を選択する信号を形成するアド
レス切換え手段とからなる冗長回路３３が設けられてい
る。

【００１８】特に制限されるものでないが、この実施例
では、上記不良アドレス記憶手段はメモリアレイ１１内
のメモリセルを構成する素子と同一のＦＡＭＯＳ（フロ
ーティング・アバランシェＭＯＳＦＥＴ）により構成さ
れている。これによって、製造プロセスを複雑にするこ
となく冗長回路を有するフラッシュメモリを実現するこ
とができ、大幅なコストアップを回避することができ
る。

【００１９】次に、上記ＥＣＣ回路３１について具体的
に説明する。本実施例のフラッシュメモリにおいては、
一例として８ビットデータの１ビットエラー訂正／２ビ
ットエラー検出を行なうＥＣＣ回路が設けられている。
この実施例のように６４ビット（８バイト）同時書込み
を行なう場合には、４ビットの演算データ（エラー訂正
ビット）を必要とする。従って、メモリアレイ部１１の
構成としては、例えばユーザ使用領域として３２Ｍビッ
トを用意し、ＥＣＣ演算結果収容用に４Ｍビットを用意
し、８マットに構成して各マットごとに９ビットのデー
タを読み書きするように構成する。

【００２０】また、特に制限されないが、この実施例の
フラッシュメモリには、外部からコマンドにより上記Ｅ
ＣＣ回路３１を動作させるか否かを指示することができ
るように構成されており、データ書込み時とリード時に
外部から要求があった場合にのみＥＣＣ回路３１が機能
する。要求が有ると、書込みデータはメモリアレイ部１
１に書き込まれる前にＥＣＣ回路３１に入力され、エラ
ー訂正ビットが形成されてデータとともに書き込まれる
（書込みデータは８バイトでありＥＣＣ演算結果は１バ
イトになる）。なお、データ入出力端子Ｉ／Ｏは８本で
あるが、ＬＳＩ内部のデータ信号線は９本構成とする。

【００２１】一方、マイクロコンピュータからのコマン
ド入力によりブロック読出しが指定されると、フラッシ
ュメモリは１ブロックのデータを同時もしくは多少の時
間差を置いて読み出し、ＥＣＣ回路３１に入力する。こ
の時エラーがあれば訂正し、訂正したことを示す信号Ｅ
Ｄを端子３４より外部へ出力するとともに、エラーのあ
ったビットを有するデータを示す情報をステイタスレジ
スタ２５に書込む（８個のデータ（６４ビット＋８ビッ
ト）のうちどのデータがエラーを起こしているのか出力
するためにはＩ／Ｏ端子が８本あれば十分である）。

【００２２】従って、マイクロコンピュータは、上記信
号ＥＤによりエラー訂正があったことを容易に知ること
ができる。そして、フラッシュメモリ内部のステイタス
レジスタ２５の内容をコマンドで読み出すことで不良ビ
ットのアドレスを知ることができる。なお、エラー訂正
したことを示す信号ＥＤを外部へ出力させる端子３４を
設ける代わりに、エラー訂正したことを示すビットをス
テイタスレジスタ２５に設けるようにしてもよい。

【００２３】また、上記ＥＣＣ回路３１は電源投入時に
のみ動作させるようにすることができる。これによっ
て、通常アクセス時にＥＣＣ回路を使用することによる
アクセス遅延を防止することができ、システムの高速性
を保証することができる。

【００２４】次に、冗長回路３３について説明する。本
実施例の冗長回路３３の構成および動作は一般に知られ
ている冗長回路とほぼ同様である。本回路の特徴は不良
アドレス記憶手段を構成するヒューズの代わりもしくは
ヒューズと併用して不揮発性メモリ素子を使用している
ことと、不揮発性メモリ素子にデータを書く制御系回路
を持たせる（図１の制御回路１９に設けられている）よ
うにしている点にある。

【００２５】但し、不良アドレス記憶手段を構成する不
揮発性メモリ素子にデータを書き込む動作はメモリアレ
イ部１１への書込み動作と何等変わることはない。そし
て、この書き込み動作はコマンドで冗長セットモード
（不良アドレス設定モード）を選択し、かつアドレスピ
ンを用いて書込みを行なうメモリ素子を指定することで
行なうように構成されている。

【００２６】図２〜図５には、不良アドレス記憶手段の
構成例が示されている。同図において、Ｍの符号が付さ
れているのが、不揮発性メモリ素子（ＦＡＭＯＳ）であ
る。図２の不良アドレス記憶手段は、不揮発性メモリ素
子Ｍ１に書込み（電荷の注入）を行なってそのしきい値
電圧を高くすると出力信号Ｒｏｕｔがハイレベルに固定
され、書込みを行なわないと出力信号Ｒｏｕｔがロウレ
ベルに固定されるものである。なお、不揮発性メモリ素
子Ｍ１と直列に接続されたＭＯＳＦＥＴＱ１は、Ｍ１に
書込みを行なう時にのみオフ状態にされる。端子Ｖに
は、不揮発性メモリ素子Ｍ１への書込み時に通常の電源
電圧Ｖｃｃよりも高い書込み昇圧電圧Ｖｐｐｗが供給さ
れる。

【００２７】図３の不良アドレス記憶手段は、不揮発性
メモリ素子Ｍ１とヒューズＦ１を併用したものである。
チップをパッケージに封入する前に不良アドレスを発見
し救済（不良アドレスの設定）を行なう場合には、ヒュ
ーズＦ１を切断することで出力信号Ｒｏｕｔがハイレベ
ルに固定され、ヒューズＦ１を切断しないままにしてお
くと出力信号Ｒｏｕｔがロウレベルに固定されるもので
ある。なお、不揮発性メモリ素子Ｍ１には予め書込みを
行なっておく。

【００２８】一方、チップをパッケージに封入した後に
不良アドレスが発見され救済を行なう時（このときヒュ
ーズは未切断になっている）には、不揮発性メモリ素子
Ｍ１の消去（電荷の引き抜き）を行なってそのしきい値
電圧を低くすると出力信号Ｒｏｕｔがハイレベルに固定
され、消去を行なわないと出力信号Ｒｏｕｔがロウレベ
ルに固定されるものである。なお、不揮発性メモリ素子
Ｍ１と直列に接続されたＭＯＳＦＥＴＱ１は、Ｍ１に書
込み、消去を行なう時にのみオフ状態にされる。端子Ｖ
には、不揮発性メモリ素子Ｍ１への書込み時に通常の電
源電圧Ｖｃｃよりも高い書込み昇圧電圧Ｖｐｐｗが供給
され、消去時には負の電圧が供給される。

【００２９】図４の不良アドレス記憶手段は、不揮発性
メモリ素子Ｍ１に書込み（電荷の注入）を行ないＭ２を
消去状態にしておくことによって出力信号Ｒｏｕｔがロ
ウレベルに固定され、Ｍ１を消去状態にしＭ２に書込み
を行なうことにより出力信号Ｒｏｕｔがハイレベルに固
定されるものである。なお、不揮発性メモリ素子Ｍ１と
Ｍ２の接続ノードに接続されたＭＯＳＦＥＴＱ１は、電
源立ち上がり時に救済アドレスデータをラッチさせる時
にのみオン状態にされる。端子Ｖには、不揮発性メモリ
素子Ｍ１への書込み時に通常の電源電圧Ｖｃｃよりも高
い書込み昇圧電圧Ｖｐｐｗが供給される。

【００３０】図５の不良アドレス記憶手段は、不揮発性
メモリ素子Ｍ１とヒューズＦ１を併用しヒューズとメモ
リ素子の抵抗分割で出力レベルを確定するようにしたも
のである。チップをパッケージに封入する前に不良アド
レスを発見し救済（不良アドレスの設定）を行なう場合
には、ヒューズＦ１を切断することで出力信号Ｒｏｕｔ
がハイレベルに固定され、ヒューズＦ１を切断しないま
まにしておくと出力信号Ｒｏｕｔがロウレベルに固定さ
れるものである。なお、不揮発性メモリ素子Ｍ１には予
め書込みを行なっておく。

【００３１】一方、チップをパッケージに封入した後に
不良アドレスが発見され救済を行なう時（このときヒュ
ーズは未切断になっている）には、不揮発性メモリ素子
Ｍ１の消去（電荷の引き抜き）を行なってそのしきい値
電圧を低くすると出力信号Ｒｏｕｔがハイレベルに固定
され、消去を行なわないと出力信号Ｒｏｕｔがロウレベ
ルに固定されるものである。なお、不揮発性メモリ素子
Ｍ１とヒューズＦ１との接続ノードに接続されたＭＯＳ
ＦＥＴＱ１は、電源立ち上がり時に救済アドレスデータ
をラッチさせる時にのみオン状態にされる。また、端子
Ｖｃ１には、Ｑ１のオン状態の時にＶｃｃ、Ｑ１のオン
状態の時にＶｓｓが供給される。

【００３２】次に、例えば書換え回数の増加によってメ
モリアレイ内に不良ビットが発生した場合にそれを予備
のビットと置き換える冗長設定方法について説明する。

【００３３】本実施例のフラッシュメモリは、ＥＣＣ回
路３１によりデータエラーが発見されると端子３４より
エラー検出信号ＥＤが出力され、エラーのあったデータ
がどれであるのかを示す情報がステータスレジスタ２５
に格納される。従って、マイクロコンピュータは、エラ
ーが発生したことを知った場合にはステータスレジスタ
２５の内容を読み込んでそのエラービットを含むデータ
のアドレスを記憶し、例えば複数回連続して同一アドレ
スがエラーを起こしたと判定したならば、そのアドレス
を不良アドレスとして認定し、フラッシュメモリに不良
アドレス設定コマンドと不良アドレスとを与える。

【００３４】フラッシュメモリのコマンドデコーダ２４
は不良アドレス設定コマンドを受けると、制御回路１９
に制御信号を与えて、内部の冗長回路３３に不良アドレ
スを設定させる。そして、不良アドレス設定後に、不良
ビットと置き換えられた予備ビットに元のアドレス位置
のデータを書込む。その後、書込んだデータを読み出し
てチェックし、正しければ通常の動作モードに移行し、
間違っていればステータスレジスタ２５の書込み・消去
エラービットにエラーがあったことを書き込む。このよ
うにすることによって、フラッシュメモリをシステムボ
ードから取り外すことなく自動的に不良ビットの救済を
行なわせるようにすることができる。

【００３５】なお、上記不良アドレスの検出および冗長
回路３３への不良アドレスの設定機能は、マイクロコン
ピュータでなくフラッシュメモリ内に設けた制御回路１
９により行なうようにメモリを構成しておくことも可能
である。

【００３６】また、上記実施例ではフラッシュメモリ内
に冗長回路３３を設けて不良ビットの救済を行なうよう
にしたが、予備メモリ３２と冗長回路３３とを設ける代
わりに、マイクロコンピュータが不良ビットが発生した
と認定した場合には、ステータスレジスタ２５を参照し
てその不良アドレスを検出、記憶し、その後その不良ア
ドレスをアクセスしないように対処することも可能であ
る。また、エラーのあったデータがどれであるのかを示
す情報がステータスレジスタ２５に保持させる代わり
に、アドレス端子Ａｄｄを使って外部へ出力させるよう
にしてもよい。

【００３７】以上説明したように上記実施例は、半導体
メモリにエラーのチェック訂正機能を持つＥＣＣ回路を
設けるようにしたので、メモリアレイ内の一部のデータ
が破壊されてもＥＣＣ回路によって正しいデータを回復
してやることができるため、メモリの信頼性を向上させ
ることができるという効果がある。

【００３８】しかも、ＥＣＣ回路によってエラー検出、
訂正がなされたときにエラー検出信号を出力する端子が
設けられているため、マイクロコンピュータはメモリア
レイ部内に不良ビットが発生したことを知ることがで
き、その不良ビットのアドレスを使用しないようにする
（不良ビットを含んでいたデータはたのアドレスに移し
替える）ことにより、システムの信頼性を向上させるこ
とができるとともに、メモリの交換時期を知ることがで
きるようになる。

【００３９】また、上記実施例の不揮発性メモリにあっ
ては、メモリアレイ部に予備ビットをまた周辺回路には
冗長回路を設けておくと共に、不良アドレス記憶手段を
メモリアレイ内の不揮発性記憶素子と同一の素子を用い
て構成しているので、書換え回数の増加によって不良と
なったビットを予備のビットと置き換えることができる
とともに、電源を切った後も不良アドレスを保持するこ
とができ、製造プロセスを複雑にすることなく保持デー
タの信頼性の高い不揮発性メモリを実現することができ
るようになるという効果がある。しかも、ユーザにとっ
ては使用可能な記憶容量が減少しないという利点があ
る。

【００４０】さらに、ＥＣＣ回路を使用するかしないか
の指定や不良アドレス記憶手段へのアドレスの設定がコ
マンドによって行なわれるように構成したことにより、
ピン数の増加を回避しつつ機能の向上を図ることができ
るという効果がある。

【００４１】以上本発明の使用方法を述べたが、本発明
を使用して小規模システムが簡略化されることは言うま
でもない。また、システムの応用として本発明で示した
回路等をすべてＬＳＩ外に置きモジュールとして組んだ
りウェハスケールとして組むことも出来る。

【００４２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例では主に６４ビットＥＣＣ回路を説明したが本
提案は６４ビット以外のＥＣＣ回路にも同様に適用出来
るのは言うまでもない。また、実施例ではコマンドによ
って上記ＥＣＣ回路を使用するかしないかの指定が行な
われるように構成されているが、コマンドの代わりに外
部からの制御信号でＥＣＣ回路を使用するかしないかの
指定を行なうように構成することも可能である。

【００４３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、ＥＰＲＯＭやＥＥＰ
ＲＯＭ等の不揮発性メモリ、ソフトエラーに弱い構造す
なわち過度に放射線の強い場所や高温下で使用したり、
製品の実力以下の低電圧で使用するＤＲＡＭ、低温（０
℃以下）あるいは製品の実力以下の低電圧で使用するＳ
ＲＡＭ等にも利用することができる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、保持データの信頼性の高い
半導体メモリを実現することができる。また、製造プロ
セスを複雑にすることなく保持データの信頼性の高い不
揮発性メモリを実現することができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュメモリの一実施例
を示す回路ブロック図、

【図２】冗長回路のアドレス設定手段の一実施例を示す
回路図、

【図３】冗長回路のアドレス設定手段の第２の実施例を
示す回路図、

【図４】冗長回路のアドレス設定手段の第３の実施例を
示す回路図、

【図５】冗長回路のアドレス設定手段の第４の実施例を
示す回路図である。

【符号の説明】

１１メモリアレイ部１２アドレスバッファ＆ラッチ回路１３ａＹデコーダ１３ｂＸデコーダ１４Ｙゲート（カラムスイッチ列）１５センスアンプ１６書込みデータのラッチ回路１７ａデータ出力バッファ１７ｂデータ入力バッファ１９制御信号形成回路３１ＥＣＣ回路３３冗長回路

Claims

【特許請求の範囲】

【請求項１】入力された書込みデータに基づいてエラ
ー訂正符号を形成し書込みデータと共にメモリアレイ部
に書込み、当該メモリアレイ部から読み出されたエラー
訂正符号付きデータをチェックして誤りを訂正するＥＣ
Ｃ回路を同一半導体基板上に備えてなることを特徴とす
る半導体メモリ。
【請求項２】エラーの訂正が行なわれたことを示す信
号を出力するための端子が設けられていることを特徴と
する請求項１に記載の半導体メモリ。
【請求項３】エラーの訂正が行なわれたビットを含む
データのアドレスを格納するレジスタが設けられている
ことを特徴とする請求項１または２に記載の半導体メモ
リ。
【請求項４】上記メモリアレイ部が不揮発性メモリ素
子により構成されていることを特徴とする請求項１、２
または３に記載の半導体メモリ。
【請求項５】上記メモリアレイ部が不揮発性メモリ素
子により構成されている半導体メモリであって、予備の
メモリ素子と、不良アドレスを記憶する不良アドレス記
憶手段と該不良アドレス記憶手段に設定されたアドレス
と同一のアドレスが入力された時に上記メモリアレイ部
内のメモリ素子の代わりに上記予備メモリ素子を選択す
る信号を形成するアドレス切換え手段とからなる冗長回
路と備え、上記不良アドレス記憶手段は不揮発性メモリ
素子を有し該不揮発性メモリ素子への書込みにより任意
のアドレスを設定可能に構成されていることを特徴とす
る請求項１、２または３に記載の半導体メモリ。
【請求項６】外部より与えられたコマンドを解読する
機能を備え、該コマンドによって上記ＥＣＣ回路を動作
させるかしないかの指定が行なわれるように構成されて
いることを特徴とする請求項１、２、３、４または５に
記載の半導体メモリ。
【請求項７】外部より与えられたコマンドを解読する
機能を備え、コマンドによって上記不良アドレス記憶手
段へのアドレスの設定が行なわれるように構成されてい
ることを特徴とする請求項５または６に記載の半導体メ
モリ。