JPH10228783A - 不揮発性半導体記憶装置とその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＥＰＲＯＭにおいて、リードディスターブ
特性が他のメモリセルよりも悪いセルによりチップの寿
命が２〜３桁短くなる。 【解決手段】 ページ消去をし、通常のメモリセルでは
書き込まれないがリードディスターブ特性が悪いメモリ
セルでは書き込まれるような電位で弱いページ書き込み
を行い、”０”セルがあるか否か検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的消去、再書
き込み可能な不揮発性半導体記憶装置とその動作方法に
関し、特に読み出し耐性が向上した不揮発性半導体記憶
装置とその動作方法に係わる。

【０００２】

【従来の技術】図１７は、一般的なＮＡＮＤ型不揮発性
メモリセルの断面を示す。図１７に示すように、ｎ型シ
リコン基板１０１内にはｐ型ウェル拡散層１０２が形成
され、ｐ型ウェル拡散層１０２内にはｎ型ソース拡散層
１０３、ｎ型ドレイン拡散層１０４がそれぞれ形成され
ている。ソース拡散層１０３とドレイン拡散層１０４間
のチャネル領域１０９上には、第１ゲート絶縁膜１０５
が形成されている。第１ゲート絶縁膜１０５は、例えば
１０ｎｍ程度の膜厚を有する。第１ゲート絶縁膜１０５
上には、フローティングゲート１０６が形成されて、フ
ローティングゲート１０６上には、第１の層間絶縁膜１
０７が形成されている。第１の層間絶縁膜１０７上に
は、コントロールゲート１０８が形成されている。

【０００３】以下、このメモリセルのデータ消去動作、
データ書き込み動作、データ読み出し動作について説明
する。まず、データの消去について説明する。

【０００４】コントロールゲート１０８に０Ｖを印加
し、ドレイン拡散層１０４をオープンにし、ソース拡散
層１０３とｐ型ウェル拡散層１０２とｎ型シリコン基板
１０１に例えば１９Ｖを印加して、トンネル電流によっ
てフローティングゲート１０６からｐ型ウェル拡散層１
０２に電子を引き抜く。この結果、メモリセルに記憶さ
れたデータが消去される。

【０００５】次に、データの書き込みシーケンスを図１
８を用いて説明する。まず、全てのセルに対し上述の方
法でデータの消去を行う。次に、コントロールゲート１
０８に例えば１８Ｖであるプログラム電圧を印加し、ソ
ース拡散層１０３、ドレイン拡散層１０４及びｐ型ウェ
ル拡散層１０２を０Ｖにし、トンネル電流によってチャ
ネル領域１０９からフローティングゲート１０６に電子
を注入する。その後、検証を行い、書き込みができなか
ったセルに再び書き込みを行う。これを繰り返し、すべ
てのセルの書き込みを行う。このように、検証を行いな
がら徐々に書き込みを行うことをベリファイ書き込みと
言う。

【０００６】このベリファイ書き込みは、オーバープロ
グラムセルを防止するために行われる。オーバープログ
ラムセルとは、しきい値が読み出し時の非選択ワード線
電位以上に高くなったセルのことであり、書き込みの早
いセルがなり、誤読み出しの原因となる。これを防止す
るために、ベリファイ書き込みを行い、図１８に示すよ
うに書き込みの遅いセルに対して追加書き込みを行って
いる。追加書き込みでは、書き込みパルスを徐々に長く
していったり、プログラム電圧を徐々に上げていき、ト
ータルの書き込み時間の短縮を図っている。

【０００７】次に、データの読み出しについて説明す
る。データの読み出しでは、コントロールゲート１０８
に読み出し電圧０Ｖを与え、ビット線に２Ｖを印加す
る。その際、ビット線に電流が流れたか、流れなかった
かを検出することで、消去状態”１”または書き込み状
態”０”のデータを得る。以下、消去状態にあるセル
を”１”セル、書き込み状態にあるセルを”０”セルと
呼ぶことにする。

【０００８】このとき、読み出されるセルとＮＡＮＤ型
につながっている非選択セルは、そのコントロールゲー
ト１０８に非選択ワード線電位、例えば５Ｖを与えて、
オン状態にしておく。このコントロールゲート１０８に
５Ｖが供給される非選択セルの中に、しきい値が５Ｖ以
上になってしまったオーバープログラムセルがあると、
ビット線から電流が流れなくなる。その結果、選択した
セルの情報を正しく読み出せなくなる。

【０００９】

【発明が解決しようとする課題】上述のように、データ
読み出し時に非選択セルのコントロールゲート１０８に
は非選択ワード線電位が印加される。この非選択ワード
線電位によって、”１”セルのフローティングゲート１
０６に電子が注入され、”０”セルにデータが変化する
可能性がある。この現象はリードディスターブと呼ばれ
る。このリードディスターブは、ＮＡＮＤ型のみならず
ＮＯＲ型の不揮発性メモリでも見られ、問題となってい
る。

【００１０】このリードディスターブが起こりにくいこ
とすなわちリードディスターブ耐性は、データの書き込
み、消去を繰り返すほど悪くなる。すなわち、書き込
み、消去を繰り返すことによって、第１のゲート絶縁膜
１０５中にキャリアがトラップされ、そのトラップに電
界が集中するようになり、メモリセルの絶縁膜の絶縁性
が徐々に破壊されていく。絶縁性の破壊が生じると、非
選択ワード線電位によるフローティングゲート１０６へ
の電子の注入量が増大してしまう。

【００１１】図１９に書き込み・消去を繰り返した後に
すべてのセルを消去状態にし、リードディスターブスト
レスを印加した後のしきい値電圧の分布を示す。リード
ディスターブストレスを印加すると、ある分布を持つワ
ーストセル群９１と、ワーストセル群９１よりさらに動
きの大きいセル９２が現れてくる。この動きの大きいセ
ル９２は、リードディスターブ耐性が他のセルより２桁
から３桁悪く、このセルがチップの寿命を決めている。

【００１２】このように、不揮発性メモリでは、書き込
み、消去を繰り返すとリードディスターブが発生し、特
に動きの大きいセル９２が書き込み・消去回数の限界値
を下げることによりチップの寿命を２桁から３桁悪くし
ている。この動きの大きいセル９２は、書き込み・消去
を繰り返すことによって初めて現れるため、現在行われ
ているチップの使用開始前に行われる試験などで動きの
大きいセル９２を検出する方法は確立されていない。な
ぜなら、こうした書き込み・消去の繰り返しは、試験後
にチップを出荷した際の書き込み・消去回数を減らし、
あるいはそれ自体を使えない状態としてしまう破壊試験
であることから、このような方法で動きの大きいセル９
２を検出するわけにはいかないからである。

【００１３】本発明は、上記課題に鑑みてなされたもの
で、チップの使用開始前に動きの大きいセルを発見し、
冗長セルに置き換えたりして、チップの寿命を改善する
ことが可能な不揮発性半導体記憶装置やこうしたセルの
選別試験を行い得る不揮発性半導体記憶装置の動作方法
を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の不揮発性半導体記憶装置は、電気的消去・
書き込み可能な不揮発性メモリセルが配列されたメモリ
セルアレイと、メモリセルアレイに対し、メモリセルア
レイの少なくとも一部を消去し、正常なメモリセルのし
きい値がデータ読み出し時の読み出し電圧より小さくな
るようにメモリセルアレイの少なくとも一部に弱い書き
込みをし、メモリセルアレイの少なくとも一部を読み出
す動作を行う制御装置とを具備する。

【００１５】また、本発明の不揮発性半導体記憶装置の
動作方法は、電気的消去・書き込み可能な不揮発性メモ
リセルが配列されたメモリセルアレイの少なくとも一部
を消去する工程と、消去の後データ書き込み時の書き込
み電圧よりもパルス幅及び電圧の少なくとも一方が小さ
いバイアスを供給してメモリセルアレイの少なくとも一
部に弱い書き込みをする工程と、弱い書き込みのされた
メモリセルの少なくとも一部を読み出してしきい値が所
定の電圧以上である不良メモリセルがあるか検証する工
程とを具備する。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図２は、本発明の不揮発性半導体
記憶装置のブロック図を示す。この半導体記憶装置は、
例えばＮＡＮＤ型のＥＥＰＲＯＭである。

【００１７】図２のＥＥＰＲＯＭにおいて、第１のメモ
リセルアレイ１０は、行列状に配置されたメモリセルよ
りなり、複数のワード線ＷＬとビット線ＢＬを有する。
第１のロウデコーダ１１は、外部から入力されたアドレ
スに基づいて上記の第１のメモリセルアレイ１０のワー
ド線ＷＬを選択的に駆動するものであり、入力アドレス
信号をデコードするデコーダと、このデコーダの出力に
したがってワード線ＷＬにデータの書き込み時、消去時
及び読み出し時に応じて所定の電圧を供給するワード線
ドライバとから構成される。

【００１８】カラムゲート１２は、第１のメモリセルア
レイ１０のビット線ＢＬに接続されている。カラムデコ
ーダ１３は、外部から入力されたアドレスに基づきカラ
ムゲート１２を制御する。センスアンプ・書き込み回路
１４は、カラムゲート１２に接続されている。入出力回
路１５は、センスアンプ・書き込み回路１４に接続され
ている。昇圧回路１６は、書き込み動作や消去動作に必
要な高電圧を供給する。制御回路１７は、各部の動作を
制御する。

【００１９】冗長用の第２のメモリセルアレイ２１は、
第１のメモリセルアレイ１０のメモリセルと同様の冗長
用のメモリセルよりなり、複数のワード線ＷＬと第１の
メモリセルアレイ１０と共有されている複数のビット線
を有する。

【００２０】冗長用の第２のロウデコーダ２２は、外部
から入力されたアドレスの内の特定のアドレスをデコー
ドするものであり、その特定のアドレスはプログラム可
能で不揮発性的に記憶されている。第２のロウデコーダ
２２は、その特定のアドレスに基づいて第２のメモリセ
ルアレイ２１の特定のワード線ＷＬを選択的に駆動す
る。

【００２１】第２のメモリセルアレイ２１及び第２のロ
ウデコーダ２２からなる冗長回路は、リードディスター
ブにおいて動きの大きいセルがある場合に、このメモリ
セルに代えて冗長用のメモリセルに置換するために使用
される。

【００２２】そのため、本実施例では、この動きの大き
いセルがあるか否かを検知する制御装置としての特性劣
化セル検知回路２３と、この特性劣化セル検知回路２３
が出力する検知信号に基づいて、この後はこのリードデ
ィスターブで動きが大きいメモリセルに代えて冗長用の
メモリセルアレイ２１のセルを選択するように自動的に
制御する置換制御回路２４が設けられている。

【００２３】図３は、図２中の置換制御回路に設けられ
ている不揮発性の不良アドレス記憶回路の１個分を示
す。図３において、４１１〜４１ｎは不良ロウアドレス
の各ビットの相補的な信号Ａ０、／Ａ０、Ａ１、／Ａ
１、…Ａｍ、／Ａｍ（／は、反転信号を表す）に対応し
てｎ＝２（ｍ＋１）個設けられている不揮発性セルであ
り、不良アドレスを記憶する。この不揮発性セルは、例
えば浮遊ゲートを共有している書き込み用ＮＭＯＳトラ
ンジスタＷＴと読み出し用ＮＭＯＳトランジスタＲＴか
らなる。

【００２４】４２１〜４２ｎは不良ロウアドレスの各ビ
ットの相補的な信号Ａ０、／Ａ０、Ａ１、／Ａ１、…Ａ
ｍ、／Ａｍ（／は、反転信号を表す）に対応してｎ＝２
（ｍ＋１）個設けられている書き込み制御回路である。
この書き込み制御回路は、不良アドレスを記憶する書き
込み制御が行われる時に対応する不揮発性セル４１１〜
４１ｎに書き込みを行う。

【００２５】再書き込み禁止信号生成回路５０は、不揮
発性セルに不良アドレスが書き込まれた後は再書き込み
禁止信号Ｓを例えば”Ｌ”レベルにして書き込み制御回
路４２１〜４２ｎに出力する。その結果、書き込み制御
回路４２１〜４２ｎは、不揮発性セル４１１〜４１ｎに
再びアドレスを書き込むことが不可能になる。

【００２６】また、正規アドレスのセルに置き換える場
合は、使用可能な最上位のアドレスを不揮発的に記憶す
るセルをセルアレイ内に設けてもよいし、セルアレイ外
に設けてもよい。ただし、このセルアレイ内に設ける場
合は、このセルのアドレスは正規アドレス外にあること
は当然である。また、特願平６−１４３２６５に開示し
たように、アドレス変換用のメモリセルブロックを用い
る方法もある。

【００２７】図１は、この特性劣化セル検知回路２３及
び制御回路１７による動作シーケンスの一実施例を示
す。この実施例は、動きの大きいセルの選別を消去シー
ケンスの中に組み込んだもので、もしリードディスター
ブで動きの大きいセルがあれば、正常なセルと置き換え
るというものである。

【００２８】まず、消去シーケンス開始後、ページ消去
を行い、選択したワード線に共通接続される１ページ分
のセルのデータを消去する。その後、ワード線に例えば
４μｓｅｃの、通常のデータ書き込み時の書き込みパル
スよりも短いパルスで、正常セルのしきい値がデータ読
み出し時の読み出し電圧より小さくなるように、弱いペ
ージ書き込みを行う。この書き込みは、パルス幅を通常
の書き込みの場合と同じにし、書き込み電圧を例えば１
４Ｖと通常の書き込み電圧より低い電圧にすることでも
実現できる。その際、リードディスターブで動きの大き
いセル９２は、正常なセルに比べて書き込み速度が速い
ため、この弱いページ書き込みにより”０”セルとな
る。

【００２９】次に、”０”セルがあるか検証を行う。こ
れにより容易に動きの大きいセルを識別することができ
る。”０”セルがあるか否かは、ワード線の電位を読み
出し電圧の０Ｖとした通常のデータ読み出し動作で容易
に検証され得る。また、例えば、特願平２−８２９４６
号に開示されたようなＮＡＮＤ型不揮発性メモリに対す
る消去ベリファイ動作を利用して、”０”セルがあるか
否かの検証を行ってもよい。

【００３０】”０”セルがあれば、未使用の正常なセル
の有無を調べ、正常なセルがあればその”０”セルを正
常なセルと置き換える。この”０”セルと置き換えられ
る正常なセルは、チップ内の正常なセルを用いてもよい
し、例えばＥＰＲＯＭであるリダンダンシー用に用意さ
れているスペアのセルを用いてもよい。この不良セルを
正常なセルに置き換える方法については、特願平６−１
４３２６５号に詳しく開示されている。

【００３１】リードディスターブで動きの大きいセルで
は、メモリセルの絶縁膜の絶縁性が弱くなっているの
で、使用中にセルのＯＮＯ膜やトンネル酸化膜が破壊さ
れる可能性がある。その場合、このセルだけが正常なセ
ルに置き換えられていても、このセルが存在するワード
線内やブロック内の正常なセルが誤動作することが予想
される。そこで、正常セルへの置き換えを、ワード線単
位、ブロック単位で行えば、さらにチップの信頼性を高
くすることができる。

【００３２】未使用の正常セルの有無の調査の結果、も
し未使用の正常セルがない場合は、置き換え不可能であ
る状態（フェイル状態）を表す信号をメモリ外部に出力
し、一連の動作を終了する。

【００３３】”０”セルがない場合、または”０”セル
があってもそれを正常セルへ置き換えた場合は、再びペ
ージ消去を行い、終了する。なお、上述の例では、消去
と弱い書き込みを通常の書き込みの際の書き込み単位で
あるページ単位で行ったが、消去領域が多ページに渡る
場合は、その多ページの消去、弱い書き込みを多ページ
同時に行ってもよい。

【００３４】本実施例では、弱い書き込みを消去シーケ
ンスに組み込むことにより、容易にリードディスターブ
で動きの大きいセルを選別することができる。また、動
きの大きいセルを正常なセルと置き換えることにより、
チップの寿命を長くすることが可能となる。

【００３５】図４は、本発明の第２の実施例を示すフロ
ーチャートを示す。この図はＮＡＮＤ型不揮発性メモリ
を例にしている。本実施例は、リードディスターブで動
きの大きいセルの選別を消去シーケンスの中に組み込ん
だものであり、もしリードディスターブで動きの大きい
セルがあれば、そのアドレスをシステムに出力して終了
するものである。

【００３６】まず、消去シーケンス開始後、ページ消去
を行い、１ページ分のセルの消去を行う。その後、ワー
ド線に例えば４μｓｅｃの通常の書き込みパルスより短
いパルスで、正常セルのしきい値が読み出し電圧より小
さくなるように、弱いページ書き込みを行う。この書き
込みは、パルス幅を通常の書き込みと同じにし、書き込
み電圧を例えば１４Ｖと通常の書き込み電圧よりも低い
電圧にすることでも実現できる。その際、リードディス
ターブで動きの大きいセルは、正常セルに比べ書き込み
速度が速く、”０”セルとなる。

【００３７】次に、”０”セルはあるか検証を行う。こ
れにより、リードディスターブで動きの大きいセルを容
易に選別することができる。”０”セルがあればそのア
ドレスを検知し、システムにそのアドレスを出力して、
終了する。もし”０”セルがなければ、再び消去を行
い、終了する。

【００３８】なお、本実施例では、消去と弱い書き込み
をページ単位で行ったが、消去領域が多ページに渡る場
合は、その多ページの消去、弱い書き込みを多ページ同
時に行ってもよい。

【００３９】このように、本実施例は、弱い書き込みを
消去シーケンスに組み込むことにより、容易にリードデ
ィスターブで動きの大きいセルを識別でき、例えばシス
テム側でこうしたセルが使用されないよう制御すること
で、チップの寿命を長くすることが可能である。

【００４０】図５は、本発明の第３の実施例を示すフロ
ーチャートである。この図はＮＡＮＤ型不揮発性メモリ
を例にしている。この実施例は、リードディスターブで
動きの大きいセルの選別を書き込みシーケンスの中に組
み込んだもので、リードディスターブで動きの大きいセ
ルがあれば、正常なセルと置き換えるというものであ
る。

【００４１】まず、書き込みシーケンス開始後、書き込
みを行う１ページ分のセルの消去を行う。その後、書き
込みを行うワード線に、例えば４μｓｅｃの通常の書き
込みパルスより短いパルスで、正常セルのしきい値が読
み出し電圧より小さくなるように、弱いページ書き込み
を行う。この書き込みは、パルス幅を通常の書き込みと
同じにし、書き込み電圧を例えば１４Ｖと通常の書き込
み電圧より低い電圧にすることでも実現できる。その
際、リードディスターブで動きの大きいセル９２は、正
常なセルに比べて書き込み速度が速いため、この弱いペ
ージ書き込みにより”０”セルとなる。

【００４２】次に、”０”セルがあるか検証を行う。こ
れにより、容易に動きの大きいセルを識別することがで
きる。もし”０”セルがあれば、未使用の正常なセルの
有無を調べる。未使用の正常なセルがあれば、その”
０”セルを正常なセルと置き換える。正常なセルはチッ
プ内の正常なセルを用いてもよいし、例えばＥＰＲＯＭ
であるリダンダンシー用に用意されているスペアのセル
を用いてもよい。もし正常なセルがない場合は、置き換
え不可能である状態（フェイル状態）を表す信号をメモ
リ外部に出力し、終了する。

【００４３】リードディスターブで動きの大きいセル
は、絶縁膜の絶縁性が弱くなっているので、使用中にセ
ルのＯＮＯ膜やトンネル酸化膜が破壊される可能性があ
る。その場合、このセルが置き換えられていても、この
セルが存在するワード線内、ブロック内の正常なセルが
誤動作することが予想される。そこで、正常セルへの置
き換えを、ワード線単位、ブロック単位で行えば、さら
にチップの信頼性を高くすることができる。

【００４４】”０”セルがない場合、または”０”セル
があってもそれを正常セルへ置き換えた場合は、通常の
書き込み、検証を繰り返し、書き込みを終了する。な
お、本実施例では、消去と弱い書き込みをページ単位で
行ったが、書き換え領域が多ページに渡る場合は、その
多ページの消去、弱い書き込みを多ページ同時に行って
もよい。

【００４５】このように、本実施例は、弱い書き込みを
書き込みシーケンスに組み込むことにより、容易にリー
ドディスターブで動きの大きいセルを選別できる。ま
た、この動きの大きいセルを正常なセルと置き換えるこ
とにより、チップの寿命を長くすることが可能となる。

【００４６】図６は、本発明の第４の実施例を示すフロ
ーチャートである。この図はＮＡＮＤ型不揮発性メモリ
を例にしている。この実施例は、リードディスターブで
動きの大きいセルの選別を書き込みシーケンスの中に組
み込んだもので、もしリードディスターブで動きの大き
いセルがあれば、そのアドレスをシステムに出力して終
了するものである。

【００４７】まず、書き込みシーケンス開始後、書き込
みを行う１ページ分のセルのデータを消去する。その
後、書き込みを行うワード線に、例えば４μｓｅｃの通
常の書き込みパルスより短いパルスで、正常セルのしき
い値が読み出し電圧より小さくなるように、弱いページ
書き込みを行う。この書き込みは、パルス幅を通常の書
き込みの場合と同じにし、書き込み電圧を例えば１４Ｖ
と通常の書き込み電圧より低い電圧にすることでも実現
できる。その際、リードディスターブで動きの大きいセ
ルは、正常セルに比べて書き込み速度が速く、”０”セ
ルとなる。

【００４８】次に、”０”セルがあるか検証を行う。こ
れにより動きの大きいセルを容易に選別することができ
る。”０”セルがあれば、そのアドレスを検知し、シス
テムにそのアドレスを出力して終了する。

【００４９】もし”０”セルがなければ、通常の書き込
み、検証を繰り返し、書き込みを終了する。なお本実施
例では、消去と弱い書き込みをページ単位で行ったが、
書き換え領域が多ページに渡る場合は、その多ページの
消去、弱い書き込みを多ページ同時に行ってもよい。

【００５０】本実施例は、弱い書き込みを書き込みシー
ケンスに組み込むことにより、容易にリードディスター
ブで動きの大きいセルを選別でき、ひいてはチップの寿
命を長くすることが可能である。

【００５１】図７は、本発明の第５の実施例を示すフロ
ーチャートである。この図は、ＮＡＮＤ型不揮発性メモ
リを例にしている。この実施例は、リードディスターブ
で動きの大きいセルの選別をテストモードに組み込んだ
もので、リードディスターブで動きの大きいセルがあれ
ば、正常なセルと置き換えるものである。このテストモ
ードは、例えばパワーオンの時、あるいは回路中に設け
られたタイマーを用いてある時間になった時、あるいは
回路中に設けられた書き込み・消去の回数をカウントす
るＷ／Ｅカウンタがある設定値に達した時に開始され
る。

【００５２】例えば、テストモードをワード線毎に行う
場合、まず、チップ内に１ワード線分のデータ待避領域
を設け、そのデータ待避領域にテストを行うワード線に
接続されたセルのデータを待避する。

【００５３】次に、消去を行う。すなわち、選択したワ
ード線に接続されたメモリセルのデータの消去を行う。
この際、非選択ワード線にウェル拡散層と同じ電位を供
給すれば、非選択ワード線のデータは消去されない。

【００５４】その後、選択ワード線に、例えば４μｓｅ
ｃの通常の書き込みパルスより短いパルスで、正常セル
のしきい値が読み出し電圧より小さくなるように、弱い
書き込みを行う。この弱い書き込みは、パルス幅を通常
の書き込みと同じにし、書き込み電圧を例えば１４Ｖと
通常の書き込み電圧より低い電圧にすることでも実現で
きる。その際、リードディスターブで動きの大きいセル
は、正常セルに比べて書き込み速度が速いため、”０”
セルとなる。

【００５５】次に、”０”セルがあるか検証を行う。こ
れにより、容易に動きの大きいセルを選別することがで
きる。”０”セルがあれば未使用の正常なセルの有無を
調べる。未使用の正常なセルがあればその”０”セルを
正常なセルと置き換える。正常なセルは、チップ内の正
常なセルを用いてもよいし、例えばＥＰＲＯＭであるリ
ダンダンシー用に用意されているスペアのセルを用いて
もよい。

【００５６】リードディスターブで動きの大きいセル
は、絶縁膜の絶縁性が弱くなっているので、使用中にセ
ルのＯＮＯ膜やトンネル酸化膜が破壊される可能性があ
る。その場合、このセルが置き換えられていても、この
セルが存在するワード線内、ブロック内の正常セルが誤
動作することが予想される。そこで、リダンダンシーに
よる置き換えを、ワード線単位、ブロック単位で行え
ば、さらにチップの信頼性を高くすることができる。

【００５７】もし、未使用の正常なセルがない場合は、
置き換え不可能である状態（フェイル状態）を表す信号
をメモリ外部に出力して終了する。”０”セルがない場
合、あるいは”０”セルがあってもそれを正常セルに置
き換えた場合は、待避したデータを通常の書き込み方法
で書き込み、検証を繰り返し、終了する。

【００５８】なお、この実施例では、テストモードをワ
ード線単位で行ったが、データ待避領域を用意できれ
ば、ブロック単位で行ってもよい。この場合、消去、弱
い書き込みをブロック単位で行うことができ、テストモ
ード時間を短縮できる。

【００５９】このように、本実施例では、弱い書き込み
をテストモードに組み込むことにより、容易にリードデ
ィスターブで動きの大きいセルを選別することができ
る。また、この動きの大きいセルを正常なセルと置き換
えることによりチップの寿命を長くすることが可能とな
る。

【００６０】図８は、本発明の第６の実施例のフローチ
ャートを示す。この図はＮＡＮＤ型不揮発性メモリを例
にしている。この実施例は、リードディスターブで動き
の大きいセルの選別をテストモードに組み込んだもの
で、リードディスターブで動きの大きいセルがあれば、
そのアドレスをシステムに出力するというものである。
このテストモードは、例えばパワーオンの時、あるいは
回路中に設けられたタイマーを用いてある時間になった
時、あるいは回路中に設けられたＷ／Ｅカウンタがある
設定値になった時に開始される。

【００６１】例えば、テストモードをワード線毎に行う
場合、まず、チップ内に１ワード線分のデータ待避領域
を設け、このデータ待避領域に選択したワード線のデー
タの待避を行う。

【００６２】次に、選択したワード線に共通接続される
１ページ分のセルのデータの消去を行う。この際、非選
択ワード線にはウェル拡散層と同じ電位を供給すれば、
非選択ワード線のデータは消去されない。

【００６３】その後、選択ワード線に、例えば４μｓｅ
ｃの通常の書き込みパルスより短いパルスで、正常セル
のしきい値が読み出し電圧より小さくなるように、弱い
一括書き込みを行う。この弱い書き込みは、パルス幅を
通常の書き込みの場合と同じにし、書き込み電圧を例え
ば１４Ｖと通常の書き込み電圧より低い電圧にすること
でも実現できる。その際、リードディスターブで動きの
大きいセルは、正常なセルに比べ書き込み速度が速いた
め、”０”セルとなる。

【００６４】次に、”０”セルはあるか検証を行う。こ
れにより、容易に動きの大きいセルを選別することがで
きる。”０”セルがあれば、そのアドレスを検知し、そ
のアドレスをシステムに出力し、終了する。

【００６５】もし、”０”セルがなければ、待避データ
の書き込みを行い、検証を繰り返し、終了する。なお、
この実施例では、テストモードをワード線単位で行った
が、データ待避領域が用意できればブロック単位で行っ
てもよい。その場合、消去、弱い書き込みをブロック単
位で行うことができ、テストモード時間を短縮できる。

【００６６】このように、本実施例は、弱い書き込みを
テストモードに組み込むことにより、容易にリードディ
スターブで動きの大きいセルを選別でき、ひいてはチッ
プの寿命を長くすることが可能となる。

【００６７】なお、上述の実施例ではＮＡＮＤ型不揮発
性メモリを例にしたが、ＮＯＲ型不揮発性メモリでも同
様の動作を行えば、同様の効果が得られる。また、一般
的に電気的消去、書き込み可能な不揮発性記憶装置にお
いて、特に電荷蓄積層を持ち、そこへトンネル電流ある
いはラッキー・エレクトロン等により電荷の授受を行う
型の記憶装置では、書き込む前に消去が行われる。特
に、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、ＤＩＮＯＲ型な
どのフラッシュＥＥＰＲＯＭ装置では、消去単位はブロ
ックと呼ばれ、ＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装
置では、書き込む単位はページである。そこで、図４に
示したように消去シーケンスに本発明のテストモードを
組み込む場合、ブロック消去後、弱い書き込みをブロッ
ク単位で行う方法も考えられる。図９は、このように本
発明のテストモードを消去単位であるブロック単位で行
う場合の処理フローを示す。

【００６８】まず、消去シーケンス開始後、ブロック消
去を行い、ブロックのセルのデータの消去を行う。その
後、ワード線に例えば４μｓｅｃの通常の書き込みパル
スより短いパルスで、正常セルのしきい値が読み出し電
圧より小さくなるように、弱いブロック一括書き込みを
行う。この書き込みは、パルス幅を通常の書き込みと同
じにし、書き込み電圧を例えば１４Ｖと通常の書き込み
電圧よりも低い電圧にすることでも実現できる。その
際、リードディスターブで動きの大きいセルは、正常セ
ルに比べ書き込み速度が速いため、”０”セルとなる。

【００６９】次に、”０”セルはあるか検証を行う。こ
れにより、リードディスターブで動きの大きいセルを容
易に選別することができる。”０”セルがあればそのア
ドレスを検知し、システムにそのアドレスを出力して、
終了する。もし”０”セルがなければ、再びブロック消
去を行い、終了する。

【００７０】このように、本実施例は、弱い書き込みを
消去シーケンスに組み込むことにより、容易にリードデ
ィスターブで動きの大きいセルを識別でき、ひいてはチ
ップの寿命を長くすることが可能である。

【００７１】また、先にも述べたように、本発明のモー
ドで見つかるセルは、その後消去／書き込みを繰り返す
内に真性破壊に至る可能性が高い。真性破壊に至った場
合、そのセルとワード線を共有するセルはすべて読み出
し不能となる。したがって、システムへ出力するアドレ
スは、ロウアドレスであることが望ましい。

【００７２】加えて、ＮＡＮＤ型の場合は、１ブロック
内のワード線が破壊されると、そのブロック内の他のワ
ード線に接続されるセルの読み出しも不能となるため、
出力するアドレスはブロックアドレスのみでも構わな
い。この点について、特願平３−２６４５８２号が参考
となる。

【００７３】したがって、上述の実施例において、ＮＡ
ＮＤ型の場合、”０”セルの検知に、ブロック一括検知
を用いることが可能である。この点について、特願平２
−８２９４６号が参考となる。

【００７４】また、ＮＯＲ型の不揮発性半導体メモリで
は、読み出しやベリファイ読み出しは通常１バイト単位
で行われる。図１０は、ＮＯＲ型のメモリの場合の、”
０”セルのチェックフローを示す。

【００７５】まず、内部に設けられたアドレス発生器に
まずブロック内の最下位のロウアドレスとカラムアドレ
スをセットし、そのアドレスのデータを読み出して”
０”セルがあるか検知する。”０”セルがあれば、シス
テムへ”０”セルのアドレスのみを出力し、ロウアドレ
スをインクリメントする。”０”セルがなければ、カラ
ムアドレスをインクリメントし、再びデータを読み出
し、チェックする。このチェックは、まずカラムアドレ
ス方向にアドレスをスキャンし、その後ロウアドレス方
向にスキャンして行う。なお、”０”セルのアドレスの
出力はロウアドレスのみでも構わない。

【００７６】この場合、置き換えが必要なロウは１つと
は限らない。そのため、図１０において、”０”セルが
あった場合の処理を図１１のように行うことも可能であ
る。すなわち、”０”セルがあった場合、例えばＲｅａ
ｄｙ／ｂＢｕｓｙパッド（ｂは反転信号を表すものとす
る）に”０”を出力し、置き換えが必要なロウが存在す
ることをシステムに知らせる。そして、システム側から
このロウアドレスの読み取り要求があれば、チップはこ
の要求に応え、ロウアドレスを出力する。その後、ロウ
アドレスをインクリメントする。これ以降の処理は、図
１０に示したフローと同一である。

【００７７】また、図１０に示した例では、アドレス発
生器をブロック内の最下位のアドレスにセットしてイン
クリメントしているが、当然のことながら、ブロック内
の最上位のアドレスにセットしてデクリメントしてもよ
い。

【００７８】図１２は、正常セルへの置き換えをチップ
内部で行う場合のシーケンスを示す。本実施例は、図１
に示した実施例において、ページ単位で行っていた消
去、弱い書き込み、再消去をブロック単位で行い、”
０”セルがあった場合にブロック単位で正常セルに置き
換えるものである。

【００７９】したがって、図１２において、未使用の正
常セルとは、未使用な正常なブロックを意味し、例えば
冗長セルブロックなどの使用していないスペアのセルブ
ロック、あるいは未使用の正規アドレスのセルブロック
を指す。正規アドレスのセルブロックを置き換えに使用
する場合は、例えば下位アドレスのブロックから書き込
みを行うようなシステムであれば、チップ内の最上位ア
ドレスのブロックから書き換えを行っていくものとし、
そのときの使用可能な最上位ブロックのアドレスをチッ
プ内に記憶しておく。書き込み要求があった場合、書き
込みアドレスがその記憶された使用可能なアドレスより
下位であれば、書き込み可能信号を出すようにする。

【００８０】また、上述の実施例において、置換が必要
なアドレスをシステム側へ出力する場合、もしシステム
がアドレス線をＩ／Ｏバスとしているならば、図１３に
示すようにアドレスパッドを使ってアドレスを出力すれ
ばよい。

【００８１】すなわち、図１３に示すように、アドレス
パッドＡｉとアドレスレジスタ２０１との間に信号Ａｏ
ｕｔで制御されるクロックドインバータ２０２と信号／
Ａｏｕｔで制御されるクロックドインバータ２０３を設
ける。クロックドインバータ２０２の入力端子は、アド
レスパッドＡｉに接続され、出力端子はアドレスレジス
タ２０１に接続される。クロックドインバータ２０３の
入力端子はアドレスレジスタ２０１に接続され、出力端
子はアドレスパッドＡｉに接続される。

【００８２】図１４は、図１３に示した回路における動
作タイミングチャートを示す。アドレスレジスタ２０１
には置換が必要なセルのアドレスが保持されている。ア
ドレス出力コマンドが外部から供給され、信号／ＯＥ
が”Ｌ”レベルになると、信号Ａｏｕｔが”Ｈ”レベル
になり、アドレスレジスタ２０１に保持されている置換
が必要なアドレスがアドレスパッドＡｉに出力される。

【００８３】また、置換が必要なメモリセルのアドレス
をＩ／Ｏパッドに出力する場合、アドレスのビット数が
アドレスを出力するＩ／Ｏパッド数よりも大きいため、
アドレスをマルチプレクスして出力する。例えばチップ
が１Ｍ×８ビット構成であるとすると、Ｉ／Ｏパッドは
８個、アドレスは２０個必要であるので、３回に分けて
アドレスを出力する必要がある。ロウアドレスのみを出
力するとしても少なくとも２回に分けて出力する必要が
ある。なお、マルチプレクスしてアドレスを出力する場
合、例えば下位アドレスから順番に出力するなど、イン
ターフェースのプロトコルを決めておく必要がある。

【００８４】図１５は、アドレスを２回に分けてＩ／Ｏ
パッドに出力する場合の回路ブロックの一例を示す。デ
ータレジスタ２１１、第１のアドレスレジスタ２１２、
第２のアドレスレジスタ２１３は、それぞれマルチプレ
クサ２１４の第１、第２、第３の入力端子に接続され
る。マルチプレクサ２１４の出力端子は、信号／ＯＥで
制御されるクロックドインバータ２１６の入力端子に接
続される。クロックドインバータ２１６の出力端子は、
Ｉ／Ｏパッド２１７に接続される。また、信号／ＷＥで
制御されるクロックドインバータ２１５の入力端子はＩ
／Ｏパッド２１７に接続され、クロックドインバータ２
１５の出力端子はデータレジスタ２１１に接続される。

【００８５】図１６は、図１４に示した回路の動作タイ
ミングチャートを示す。第１のアドレスレジスタ２１
２、第２のアドレスレジスタ２１３には、置換が必要な
セルの例えばロウアドレスの下位ビットと上位ビットが
それぞれ保持されている。アドレス出力コマンドが外部
から供給され、信号／ＯＥが”Ｌ”レベルになると、マ
ルチプレクサ２１４を介してまず第１のアドレスレジス
タ２１２に保持されている下位アドレスがＩ／Ｏパッド
２１７に出力される。信号／ＯＥが”Ｈ”レベルになり
再び”Ｌ”レベルになると、マルチプレクサ２１４を介
して第２のアドレスレジスタ２１３に保持されている上
位アドレスがＩ／Ｏパッド２１７に出力される。

【００８６】

【発明の効果】以上説明したように、本発明によれば、
弱い書き込みを行うことによりリードディスターブで動
きの大きいメモリセルのみを”０”セルにするため、こ
の動きの大きいメモリセルを容易に発見し、不揮発性半
導体記憶装置の寿命を改善することができる。

【００８７】また、弱い書き込みを消去シーケンス、書
き込みシーケンス、テストシーケンスに組み込むことに
より、自動的に随時リードディスターブで動きの大きい
セルを見つけて、不揮発性半導体記憶装置の寿命を延ば
すことが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すフローチャート。

【図２】本発明の不揮発性半導体記憶装置の概要を示す
ブロック図。

【図３】図２に示した置換制御回路の一例を示す回路
図。

【図４】本発明の第２の実施例を示すフローチャート。

【図５】本発明の第３の実施例を示すフローチャート。

【図６】本発明の第４の実施例を示すフローチャート。

【図７】本発明の第５の実施例を示すフローチャート。

【図８】本発明の第６の実施例を示すフローチャート。

【図９】本発明の第７の実施例を示すフローチャート。

【図１０】ブロック内の”０”セルの有無を検査する方
法を示すフローチャート。

【図１１】図１０に示したフローチャートの変形例の一
部を示す図。

【図１２】本発明の第８の実施例を示すフローチャー
ト。

【図１３】アドレスをアドレスパッドを使って出力する
ための回路を示す図。

【図１４】図１３に示した回路における動作を示すタイ
ミングチャート。

【図１５】アドレスをＩ／Ｏパッドを使って出力するた
めの回路を示す図。

【図１６】図１５に示した回路における動作を示すタイ
ミングチャート。

【図１７】ＮＡＮＤ型不揮発性メモリの断面図。

【図１８】ＮＡＮＤ型のメモリの書き込み動作を示すフ
ローチャート。

【図１９】リードディスターブ特性を示す図。

【符号の説明】

１０…第１のメモリセルアレイ、 １１…第１のロウデコーダ、 １２…カラムゲート、 １３…カラムデコーダ、 １４…センスアンプ・書き込み回路、 １５…入出力回路、 １６…昇圧回路、 １７…制御回路、 ２１…第２のメモリセルアレイ、 ２２…第２のロウデコーダ、 ２３…特性劣化セル検知回路、 ２４…置換制御回路、 ９１…ワーストセル群、 ９２…動きの大きいセル、 １０１…シリコン基板、 １０２…ウェル拡散層、 １０３…ソース領域、 １０４…ドレイン領域、 １０５…第１ゲート絶縁膜、 １０６…フローティングゲート、 １０７…層間絶縁膜、 １０８…コントロールゲート、 １０９…チャネル領域。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 電気的消去・書き込み可能な不揮発性メ
   モリセルが配列されたメモリセルアレイと、 前記メモリセルアレイに対し、前記メモリセルアレイの
   少なくとも一部を消去し、正常なメモリセルのしきい値
   がデータ読み出し時の読み出し電圧より小さくなるよう
   に前記メモリセルアレイの少なくとも一部に弱い書き込
   みをし、前記メモリセルアレイの少なくとも一部を読み
   出す動作を行う制御装置とを具備することを特徴とする
   不揮発性半導体記憶装置。
2. 【請求項２】 前記制御装置は、前記読み出し電圧を用
   いて前記メモリセルアレイの少なくとも一部を読み出す
   動作を行うことを特徴とする請求項１記載の不揮発性半
   導体記憶装置。
3. 【請求項３】 前記動作でしきい値が前記読み出し電圧
   以上の不良メモリセルがあることが検証された場合は、
   不良メモリセルのアドレスを外部に出力することを特徴
   とする請求項１、２記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記動作でしきい値が前記読み出し電圧
   以上の不良メモリセルがあることが検証された場合は、
   未使用の正常なメモリセルがあるか検知し、前記未使用
   の正常なメモリセルがある場合は前記不良メモリセルの
   アドレスを記憶して前記不良メモリセルを前記未使用の
   正常セルに置き換え、前記未使用の正常なメモリセルが
   ない場合は置換不能状態を表す信号を出力することを特
   徴とする請求項１、２記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記制御装置は、前記メモリセルアレイ
   の少なくとも一部を読み出した後引き続いて消去動作を
   行うことを特徴とする請求項１、２、３、４記載の不揮
   発性半導体記憶装置。
6. 【請求項６】 前記制御装置は、前記メモリセルアレイ
   の少なくとも一部を読み出した後引き続いて書き込み動
   作を行うことを特徴とする請求項１、２、３、４記載の
   不揮発性半導体記憶装置。
7. 【請求項７】 前記制御装置は、前記メモリセルの少な
   くとも一部のデータを待避し、前記動作を行い、前記待
   避データを再書き込みすることを特徴とする請求項１、
   ２、３、４記載の不揮発性半導体記憶装置。
8. 【請求項８】 前記メモリセルアレイの少なくとも一部
   は、書き込み単位となるメモリセル数の整数倍のメモリ
   セルで構成されることを特徴とする請求項１、２、３、
   ４記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記メモリセルアレイの少なくとも一部
   は、消去単位となるメモリセル数のメモリセルで構成さ
   れることを特徴とする請求項１、２、３、４記載の不揮
   発性半導体記憶装置。
10. 【請求項１０】 前記アドレスはロウアドレスであるこ
    とを特徴とする請求項３、４記載の不揮発性半導体記憶
    装置。
11. 【請求項１１】 前記未使用の正常なメモリセルは、冗
    長用メモリセルアレイ内から選択されることを特徴とす
    る請求項４記載の不揮発性半導体記憶装置。
12. 【請求項１２】 前記不良メモリセルのアドレスを記憶
    する置換制御回路をさらに具備することを特徴とする請
    求項４記載の不揮発性半導体記憶装置。
13. 【請求項１３】 電気的消去・書き込み可能な不揮発性
    メモリセルが配列されたメモリセルアレイの少なくとも
    一部を消去する工程と、 前記消去の後データ書き込み時の書き込み電圧よりもパ
    ルス幅及び電圧の少なくとも一方が小さいバイアスを供
    給して前記メモリセルアレイの少なくとも一部に弱い書
    き込みをする工程と、 前記弱い書き込みのされた前記メモリセルの少なくとも
    一部を読み出してしきい値が所定の電圧以上である不良
    メモリセルがあるか検証する工程とを具備することを特
    徴とする不揮発性半導体記憶装置の動作方法。
14. 【請求項１４】 前記不良メモリセルがあるか検証して
    不良メモリセルがある場合は、前記不良メモリセルのア
    ドレスを外部に出力することを特徴とする請求項１３記
    載の不揮発性半導体記憶装置の動作方法。
15. 【請求項１５】 前記不良メモリセルがあるか検証して
    不良メモリセルがある場合は、未使用の正常なメモリセ
    ルがあるか検知し、前記未使用の正常なメモリセルがあ
    る場合は前記不良メモリセルのアドレスを記憶して前記
    不良メモリセルを前記未使用の正常セルに置き換え、前
    記未使用の正常なメモリセルがない場合は置換不能状態
    を表す信号を出力することを特徴とする請求項１３記載
    の不揮発性半導体記憶装置の動作方法。
16. 【請求項１６】 前記所定の電圧は、データ読み出し時
    の読み出し電圧であることを特徴とする請求項１３、１
    ４、１５記載の不揮発性半導体記憶装置の動作方法。