JP2818571B2 - 半導体記憶装置 - Google Patents
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Computer Security & Cryptography (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にフラッシュメモリやＥＥＰＲＯＭ等の電気的消
去書込可能な不揮発性の半導体記憶装置に関する。
し、特にフラッシュメモリやＥＥＰＲＯＭ等の電気的消
去書込可能な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリは、システムに組込ん
だまま外部パネルや遠隔操作で記憶情報の変更が可能で
あること、大容量化が容易であることなどの特長から、
広い分野に使用されるようになってきている。
だまま外部パネルや遠隔操作で記憶情報の変更が可能で
あること、大容量化が容易であることなどの特長から、
広い分野に使用されるようになってきている。
【０００３】一般的なフラッシュメモリのメモリセル構
成と書込み方法を示す図２を参照してデータ書込み動作
について説明すると、フラッシュメモリのメモリセルＭ
は、制御ゲートＧＣと浮遊ゲートＧＦをもつＭＯＳトラ
ンジスタ１個で構成される。このメモリセルＭへのデー
タ書込み時には、制御ゲートＧＣとドレインＤにそれぞ
れ電圧を印加することによりチャネル電流が生じ、この
チャネル電流による衝突電離でホットキャリアが発生す
る。このホットキャリアのうちの電子が浮遊ゲートＧＦ
に侵入し、その酸化膜に捕獲されることにより書込みが
行われる。データの書込済メモリセルのしきい値は、浮
遊ゲートＧＦの酸化膜に蓄積された負電荷のため、デー
タの未書込のメモリセルより高くなる。
成と書込み方法を示す図２を参照してデータ書込み動作
について説明すると、フラッシュメモリのメモリセルＭ
は、制御ゲートＧＣと浮遊ゲートＧＦをもつＭＯＳトラ
ンジスタ１個で構成される。このメモリセルＭへのデー
タ書込み時には、制御ゲートＧＣとドレインＤにそれぞ
れ電圧を印加することによりチャネル電流が生じ、この
チャネル電流による衝突電離でホットキャリアが発生す
る。このホットキャリアのうちの電子が浮遊ゲートＧＦ
に侵入し、その酸化膜に捕獲されることにより書込みが
行われる。データの書込済メモリセルのしきい値は、浮
遊ゲートＧＦの酸化膜に蓄積された負電荷のため、デー
タの未書込のメモリセルより高くなる。
【０００４】従来の半導体記憶装置をブロックで示す図
３を参照すると、この従来の半導体記憶装置は、フラッ
シュメモリセルへのデータ書込みを行うデータ書込み部
１００と、ＣＰＵ２と、電源電圧ＶＤＤが基準電圧以下
に低下した場合に電圧低下信号ＰＯＣを出力する電源電
圧検出回路３とを備える。
３を参照すると、この従来の半導体記憶装置は、フラッ
シュメモリセルへのデータ書込みを行うデータ書込み部
１００と、ＣＰＵ２と、電源電圧ＶＤＤが基準電圧以下
に低下した場合に電圧低下信号ＰＯＣを出力する電源電
圧検出回路３とを備える。
【０００５】データ書込み部１００は、ＣＰＵ２から供
給されたメモリセルのＸ，Ｙアドレスをそれぞれデコー
ドするＸデコーダ１１，Ｙデコーダ１２と、フラッシュ
メモリセルを行，列の各方向に配列したメモリセルアレ
イ１１４と、Ｙデコード信号の供給に応答してメモリセ
ルアレイ１１４のデータの読出し／書込みを行う読出し
／書込み回路１１６と、書込み用の電圧を供給するシス
テム電源１１７とを備える。
給されたメモリセルのＸ，Ｙアドレスをそれぞれデコー
ドするＸデコーダ１１，Ｙデコーダ１２と、フラッシュ
メモリセルを行，列の各方向に配列したメモリセルアレ
イ１１４と、Ｙデコード信号の供給に応答してメモリセ
ルアレイ１１４のデータの読出し／書込みを行う読出し
／書込み回路１１６と、書込み用の電圧を供給するシス
テム電源１１７とを備える。
【０００６】次に、図３を参照して、従来の半導体記憶
装置の動作について説明すると、まず、ＣＰＵ２は、書
込み信号ＷＲＴをＹデコーダ１２と読出し／書込み回路
１１６とに供給する。また、ＣＰＵ２は、アドレス信号
ＡＤＤＲＥＳＳをＸデコーダ１１とＹデコーダ１２とに
供給する。Ｙデコーダ１２は、Ｙデコード信号を読出し
／書込み回路１１６に供給し、読出し／書込み回路１１
６はこのＹデコード信号に対応するメモリセルアレイ１
１４のビット線を選択する。選択されたビット線には、
システム電源１１７が読出し／書込み回路１１６を介し
て書込み電圧ＶＰＷを印加する。一方、Ｘデコーダ１１
が供給するＸデコード信号により選択されたメモリセル
アレイ１１４のワード線には、システム電源１１７がＸ
デコーダ１１を介して高電圧ＶＰＰを印加する。これに
より、メモリセルアレイ１１４内の選択されたメモリセ
ル（以下選択メモリセル）のゲートＧＣにはＶＰＰ，ド
レインＤにはＶＰＷと各々異なる高電圧が印加され、上
述したホットキャリア効果によりデータの書込みが実行
される。
装置の動作について説明すると、まず、ＣＰＵ２は、書
込み信号ＷＲＴをＹデコーダ１２と読出し／書込み回路
１１６とに供給する。また、ＣＰＵ２は、アドレス信号
ＡＤＤＲＥＳＳをＸデコーダ１１とＹデコーダ１２とに
供給する。Ｙデコーダ１２は、Ｙデコード信号を読出し
／書込み回路１１６に供給し、読出し／書込み回路１１
６はこのＹデコード信号に対応するメモリセルアレイ１
１４のビット線を選択する。選択されたビット線には、
システム電源１１７が読出し／書込み回路１１６を介し
て書込み電圧ＶＰＷを印加する。一方、Ｘデコーダ１１
が供給するＸデコード信号により選択されたメモリセル
アレイ１１４のワード線には、システム電源１１７がＸ
デコーダ１１を介して高電圧ＶＰＰを印加する。これに
より、メモリセルアレイ１１４内の選択されたメモリセ
ル（以下選択メモリセル）のゲートＧＣにはＶＰＰ，ド
レインＤにはＶＰＷと各々異なる高電圧が印加され、上
述したホットキャリア効果によりデータの書込みが実行
される。
【０００７】このように、データの書込みはＭＯＳトラ
ンジスタの物理現象を利用して行なうため、メモリセル
アレイ１１４内の選択メモリセルの各端子への印加電圧
の低下は、データ書込みに直接悪影響を及ぼす。この対
策として、電源電圧の低下を検出する電源電圧検出回路
３を別個に設ける。電源電圧検出回路３は電源電圧ＶＤ
Ｄが基準値以下になった場合に、電圧低下検出信号ＰＯ
Ｃ’１’をＣＰＵ２に供給する。ＣＰＵ２はこの信号Ｐ
ＯＣの供給に応答してメモリセルアレイ１１４へのアク
セスを禁止する。しかし、電源電圧検出回路３はメモリ
セルアレイ１１４からは離れた位置にあるため、データ
書込み時にメモリセルアレイ１１４関連の配線電流と配
線寄生抵抗による電圧降下や電源内の内部抵抗による電
圧降下によって、電圧ＶＰＷ，ＶＰＰ等の印加電圧が基
準値を下回ってしまう場合は電圧低下検出信号ＰＯＣを
出力しない。その結果、ＣＰＵ２はメモリセルアレイ１
１４に対して書込みを禁止することなく実行してしま
う。一般に、フラッシュメモリの書込み対応の印加電圧
の電圧降下幅の許容値は狭く、実際の製品の仕様例では
−０．３Ｖと規定されている。したがって、書込み実行
時に上記印加電圧の電圧降下幅がこの許容値以上となる
と、データ書込みエラーを発生してしまう。
ンジスタの物理現象を利用して行なうため、メモリセル
アレイ１１４内の選択メモリセルの各端子への印加電圧
の低下は、データ書込みに直接悪影響を及ぼす。この対
策として、電源電圧の低下を検出する電源電圧検出回路
３を別個に設ける。電源電圧検出回路３は電源電圧ＶＤ
Ｄが基準値以下になった場合に、電圧低下検出信号ＰＯ
Ｃ’１’をＣＰＵ２に供給する。ＣＰＵ２はこの信号Ｐ
ＯＣの供給に応答してメモリセルアレイ１１４へのアク
セスを禁止する。しかし、電源電圧検出回路３はメモリ
セルアレイ１１４からは離れた位置にあるため、データ
書込み時にメモリセルアレイ１１４関連の配線電流と配
線寄生抵抗による電圧降下や電源内の内部抵抗による電
圧降下によって、電圧ＶＰＷ，ＶＰＰ等の印加電圧が基
準値を下回ってしまう場合は電圧低下検出信号ＰＯＣを
出力しない。その結果、ＣＰＵ２はメモリセルアレイ１
１４に対して書込みを禁止することなく実行してしま
う。一般に、フラッシュメモリの書込み対応の印加電圧
の電圧降下幅の許容値は狭く、実際の製品の仕様例では
−０．３Ｖと規定されている。したがって、書込み実行
時に上記印加電圧の電圧降下幅がこの許容値以上となる
と、データ書込みエラーを発生してしまう。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、データ書込みをＭＯＳトランジスタのホッ
トキャリア効果を利用して行なうので、書込不良の原因
となる電源電圧の低下検出する電源電圧検出回路を備え
ているが、メモリセルアレイより離れた位置にあるた
め、データ書込み時の配線寄生抵抗に起因する電圧降下
等による電圧低下が検出できないため、この電圧低下が
書込み不良やデータの破壊を生じるという欠点があっ
た。
記憶装置は、データ書込みをＭＯＳトランジスタのホッ
トキャリア効果を利用して行なうので、書込不良の原因
となる電源電圧の低下検出する電源電圧検出回路を備え
ているが、メモリセルアレイより離れた位置にあるた
め、データ書込み時の配線寄生抵抗に起因する電圧降下
等による電圧低下が検出できないため、この電圧低下が
書込み不良やデータの破壊を生じるという欠点があっ
た。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、コントロールゲートと浮遊ゲートとの二重構造を有
し電気的消去書込み可能な不揮発性のメモリセルを行お
よび列方向にそれぞれ配列して成るメモリセルアレイ
と、ＣＰＵから供給される前記メモリセルアレイのＸ，
ＹアドレスをそれぞれデコードしてＸ，Ｙデコード信号
をそれぞれ出力するＸデコーダおよびＹデコーダと、前
記Ｙデコード信号の供給に応答して前記メモリセルアレ
イのビット線を選択しこのメモリセルアレイのデータの
読出し／書込みを行う読出し／書込み回路と、前記メモ
リセルアレイに前記書込み用の書込み電圧を供給するシ
ステム電源とを備える半導体記憶装置において、前記メ
モリセルアレイが、書込みテスト用のテストメモリセル
から成るテストメモリ領域を備え、前記書込みテスト用
の書込みテスト信号を発生する書込みテスト信号発生回
路と、前記書込みテストの実行時に前記テストメモリセ
ルに供給される前記書込み電圧が予め定めた基準値以下
のとき電圧検出信号を発生する書込み電圧検出回路と、
前記書込みテスト信号の供給に応答して前記書込みテス
ト結果を前記ＣＰＵに出力するテスト出力モードに切替
え前記電圧検出信号の供給に応答して書込み禁止情報を
前記テスト結果として出力する出力バッファ回路とを備
えて構成されている。
は、コントロールゲートと浮遊ゲートとの二重構造を有
し電気的消去書込み可能な不揮発性のメモリセルを行お
よび列方向にそれぞれ配列して成るメモリセルアレイ
と、ＣＰＵから供給される前記メモリセルアレイのＸ，
ＹアドレスをそれぞれデコードしてＸ，Ｙデコード信号
をそれぞれ出力するＸデコーダおよびＹデコーダと、前
記Ｙデコード信号の供給に応答して前記メモリセルアレ
イのビット線を選択しこのメモリセルアレイのデータの
読出し／書込みを行う読出し／書込み回路と、前記メモ
リセルアレイに前記書込み用の書込み電圧を供給するシ
ステム電源とを備える半導体記憶装置において、前記メ
モリセルアレイが、書込みテスト用のテストメモリセル
から成るテストメモリ領域を備え、前記書込みテスト用
の書込みテスト信号を発生する書込みテスト信号発生回
路と、前記書込みテストの実行時に前記テストメモリセ
ルに供給される前記書込み電圧が予め定めた基準値以下
のとき電圧検出信号を発生する書込み電圧検出回路と、
前記書込みテスト信号の供給に応答して前記書込みテス
ト結果を前記ＣＰＵに出力するテスト出力モードに切替
え前記電圧検出信号の供給に応答して書込み禁止情報を
前記テスト結果として出力する出力バッファ回路とを備
えて構成されている。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素は共通の文字ブロックで示す図１を参
照すると、この図に示す本実施の形態の半導体記憶装置
のデータ書込部１は、従来と共通のＸデコーダ１１，Ｙ
デコーダ１２に加えて、書込みテスト信号を発生する書
込みテスト信号発生回路１３と、メイン領域１４１に加
えて書込みテスト用のメモリセル領域１４２を有するフ
ラッシュメモリセルアレイ１４と、出力バッファ１５
と、書込み／読出し回路１６と、システム電源１７と、
書込み電圧低下を検出する書込み電圧検出回路１８とを
備える。
と共通の構成要素は共通の文字ブロックで示す図１を参
照すると、この図に示す本実施の形態の半導体記憶装置
のデータ書込部１は、従来と共通のＸデコーダ１１，Ｙ
デコーダ１２に加えて、書込みテスト信号を発生する書
込みテスト信号発生回路１３と、メイン領域１４１に加
えて書込みテスト用のメモリセル領域１４２を有するフ
ラッシュメモリセルアレイ１４と、出力バッファ１５
と、書込み／読出し回路１６と、システム電源１７と、
書込み電圧低下を検出する書込み電圧検出回路１８とを
備える。
【００１１】次に、図１を参照して本実施の形態の動作
について説明すると、まず、メモリセルアレイ１４のメ
イン領域１４１のメモリセルへのデータ書込みの実施前
に、書込み電圧検出回路１８は、システム電源１７が供
給する書込み電圧ＶＰＷの値の正常か否かをテストす
る。このテスト結果、書込み電圧ＶＰＷが正常ならばＣ
ＰＵ２は書込を実行し、低下している場合にはこれを検
出し、書込み電圧低下検出信号をＣＰＵに対して出力し
てこの書込みを中止する。
について説明すると、まず、メモリセルアレイ１４のメ
イン領域１４１のメモリセルへのデータ書込みの実施前
に、書込み電圧検出回路１８は、システム電源１７が供
給する書込み電圧ＶＰＷの値の正常か否かをテストす
る。このテスト結果、書込み電圧ＶＰＷが正常ならばＣ
ＰＵ２は書込を実行し、低下している場合にはこれを検
出し、書込み電圧低下検出信号をＣＰＵに対して出力し
てこの書込みを中止する。
【００１２】ＣＰＵ２は、読出し信号ＲＥＡＤと、書込
みテスト用メモリセルに割り当てられたアドレス信号と
を出力する。このアドレス信号はＸデコーダ１１，Ｙデ
コーダ１２に供給される。Ｙデコーダ１２は、Ｙデコー
ド信号を書込みテスト信号発生回路１３に供給する。書
込みテスト信号発生回路１３は、ＣＰＵ２からのＲＥＡ
Ｄ信号とＹデコーダ１２からの出力信号との論理積演算
を行い、論理が正ならば書込みテスト信号ＷＴＥＳＴ’
１’を出力し、読出し／書込み回路１６，出力バッファ
１５，およびシステム電源１７にそれぞれ供給する。信
号ＷＴＥＳＴの供給に応答してシステム電源１７の出力
電圧は、読出し電圧ＶＰＭから書込み電圧ＶＰＷに切り
替わる。この電圧ＶＰＷは読出し／書込み回路１６を介
して選択されたテスト領域１４２のテスト用メモリセル
のドレインＤＴに印加される。一方、Ｘデコーダ１１の
Ｘデコード信号によって選択された、テスト用メモリセ
ルのゲートＧＴには高電圧ＶＰＰを印加する。選択テス
ト用メモリセルのドレインＤＴにかかる電圧は、書込み
電圧検出回路１８にも供給される。
みテスト用メモリセルに割り当てられたアドレス信号と
を出力する。このアドレス信号はＸデコーダ１１，Ｙデ
コーダ１２に供給される。Ｙデコーダ１２は、Ｙデコー
ド信号を書込みテスト信号発生回路１３に供給する。書
込みテスト信号発生回路１３は、ＣＰＵ２からのＲＥＡ
Ｄ信号とＹデコーダ１２からの出力信号との論理積演算
を行い、論理が正ならば書込みテスト信号ＷＴＥＳＴ’
１’を出力し、読出し／書込み回路１６，出力バッファ
１５，およびシステム電源１７にそれぞれ供給する。信
号ＷＴＥＳＴの供給に応答してシステム電源１７の出力
電圧は、読出し電圧ＶＰＭから書込み電圧ＶＰＷに切り
替わる。この電圧ＶＰＷは読出し／書込み回路１６を介
して選択されたテスト領域１４２のテスト用メモリセル
のドレインＤＴに印加される。一方、Ｘデコーダ１１の
Ｘデコード信号によって選択された、テスト用メモリセ
ルのゲートＧＴには高電圧ＶＰＰを印加する。選択テス
ト用メモリセルのドレインＤＴにかかる電圧は、書込み
電圧検出回路１８にも供給される。
【００１３】ここで、ドレインＤＴの電圧が書込み電圧
検出回路１８で設定した基準電圧値以上であれば、書込
み電圧検出回路１８はライトイネーブル信号ＷＲＥＮ’
１’を出力バッファ１５に対して出力する。書込みテス
トでは書込みテスト信号ＷＴＥＳＴが’１’となるの
で、出力バッファ１５の出力端子は１〜（Ｎ−１）ビッ
ト目までは出力’１’に固定状態となる。書込み可能な
場合はＮビット目の出力も’１’になるので、出力バッ
ファ１５は、ＣＰＵ２に対して全ビットのレベルを’
１’として出力を返す。ＣＰＵ２は読出し信号ＲＥＡＤ
を’１’から’０’に切り替え、書込み信号ＷＲＴ’
１’を出力し、書込みを実行する。
検出回路１８で設定した基準電圧値以上であれば、書込
み電圧検出回路１８はライトイネーブル信号ＷＲＥＮ’
１’を出力バッファ１５に対して出力する。書込みテス
トでは書込みテスト信号ＷＴＥＳＴが’１’となるの
で、出力バッファ１５の出力端子は１〜（Ｎ−１）ビッ
ト目までは出力’１’に固定状態となる。書込み可能な
場合はＮビット目の出力も’１’になるので、出力バッ
ファ１５は、ＣＰＵ２に対して全ビットのレベルを’
１’として出力を返す。ＣＰＵ２は読出し信号ＲＥＡＤ
を’１’から’０’に切り替え、書込み信号ＷＲＴ’
１’を出力し、書込みを実行する。
【００１４】次に、ドレインＤＴの電圧が、上記設定電
圧値を下回る場合、ライトイネーブル信号ＷＲＥＮ’
０’を出力バッファ１５に対して出力する。出力バッフ
ァ１５の１〜（Ｎ−１）ビット目までの出力は’１’
で、Ｎビット目の出力のみ’０’となる。これよりＣＰ
Ｕ２はデータ書込み時の書込み電圧低下を検知し読出し
信号ＲＥＡＤ’１’を保持するので、書込み動作は行な
わない。
圧値を下回る場合、ライトイネーブル信号ＷＲＥＮ’
０’を出力バッファ１５に対して出力する。出力バッフ
ァ１５の１〜（Ｎ−１）ビット目までの出力は’１’
で、Ｎビット目の出力のみ’０’となる。これよりＣＰ
Ｕ２はデータ書込み時の書込み電圧低下を検知し読出し
信号ＲＥＡＤ’１’を保持するので、書込み動作は行な
わない。
【００１５】以上の動作により、本実施の形態の回路で
は電源電圧自体の低下が原因でメモリセルのドレイン電
圧が基準値以下となった場合ばかりでなく、配線電流と
配線抵抗による電圧降下によって、メモリセルのドレイ
ン電圧が基準値を下回った場合も、ＣＰＵ２が書込みを
中止するので、データの書込み不良によるデータ破壊を
防止することができる。
は電源電圧自体の低下が原因でメモリセルのドレイン電
圧が基準値以下となった場合ばかりでなく、配線電流と
配線抵抗による電圧降下によって、メモリセルのドレイ
ン電圧が基準値を下回った場合も、ＣＰＵ２が書込みを
中止するので、データの書込み不良によるデータ破壊を
防止することができる。
【００１６】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、メモリセルアレイが書込みテスト用のテスト
メモリ領域を備え、書込みテスト信号発生回路と、書込
み電圧検出回路と、電圧検出信号の供給に応答して書込
み禁止情報をテスト結果として出力する出力バッファ回
路とを備えることにより、データ書込みを行なう前に書
込み電圧の良否を判定できので書込み電圧不良によるデ
ータ破壊を未然に防止することができるという効果があ
る。
憶装置は、メモリセルアレイが書込みテスト用のテスト
メモリ領域を備え、書込みテスト信号発生回路と、書込
み電圧検出回路と、電圧検出信号の供給に応答して書込
み禁止情報をテスト結果として出力する出力バッファ回
路とを備えることにより、データ書込みを行なう前に書
込み電圧の良否を判定できので書込み電圧不良によるデ
ータ破壊を未然に防止することができるという効果があ
る。
【図１】本発明の半導体記憶装置の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】フラッシュメモリのメモリセル構成と書込み方
法を示す説明図である。
法を示す説明図である。
【図３】従来の半導体記憶装置の一例を示すブロック図
である。
である。
１，１００ データ書込み部 ２ ＣＰＵ ３ 電源電圧検出回路 １１ Ｘデコーダ １２ Ｙデコーダ １３ 書込みテスト回路 １４，１１４ メモリセルアレイ １５ 出力バッファ １６，１１６ 読出し／書込み回路 １７，１１７ システム電源 １８ 書込み電圧検出回路 １４１ メイン領域 １４２ テスト領域
Claims (2)
- 【請求項１】 コントロールゲートと浮遊ゲートとの二
重構造を有し電気的消去書込み可能な不揮発性のメモリ
セルを行および列方向にそれぞれ配列して成るメモリセ
ルアレイと、ＣＰＵから供給される前記メモリセルアレ
イのＸ，ＹアドレスをそれぞれデコードしてＸ，Ｙデコ
ード信号をそれぞれ出力するＸデコーダおよびＹデコー
ダと、前記Ｙデコード信号の供給に応答して前記メモリ
セルアレイのビット線を選択しこのメモリセルアレイの
データの読出し／書込みを行う読出し／書込み回路と、
前記メモリセルアレイに前記書込み用の書込み電圧を供
給するシステム電源とを備える半導体記憶装置におい
て、 前記メモリセルアレイが、書込みテスト用のテストメモ
リセルから成るテストメモリ領域を備え、 前記書込みテスト用の書込みテスト信号を発生する書込
みテスト信号発生回路と、 前記書込みテストの実行時に前記テストメモリセルに供
給される前記書込み電圧が予め定めた基準値以下のとき
電圧検出信号を発生する書込み電圧検出回路と、 前記書込みテスト信号の供給に応答して前記書込みテス
ト結果を前記ＣＰＵに出力するテスト出力モードに切替
え前記電圧検出信号の供給に応答して書込み禁止情報を
前記テスト結果として出力する出力バッファ回路とを備
えることを特徴とする半導体記憶装置。 - 【請求項２】 前記テストメモリ領域がＮビットの前記
ビット線の各々に対応するＮ個の前記メモリセルを有
し、 前記出力バッファ回路が、前記書込みテスト信号の供給
に応答して第１ビットから第Ｎ−１ビットまでの対応の
全部の前記ビット線を第１の論理値に設定し、前記電圧
検出信号の第１または第２の論理値のいずれか一方に対
応して前記書込み禁止情報を生成する論理回路を備える
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3387996A JP2818571B2 (ja) | 1996-02-21 | 1996-02-21 | 半導体記憶装置 |
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