KR970063277A - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR970063277A
KR970063277A KR1019970004887A KR19970004887A KR970063277A KR 970063277 A KR970063277 A KR 970063277A KR 1019970004887 A KR1019970004887 A KR 1019970004887A KR 19970004887 A KR19970004887 A KR 19970004887A KR 970063277 A KR970063277 A KR 970063277A
Authority
KR
South Korea
Prior art keywords
write
test
memory cell
cell array
signal
Prior art date
Application number
KR1019970004887A
Other languages
English (en)
Other versions
KR100245313B1 (ko
Inventor
나오토시 나카다이
Original Assignee
가네코 히사시
닛폰 덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네코 히사시, 닛폰 덴키 가부시키가이샤 filed Critical 가네코 히사시
Publication of KR970063277A publication Critical patent/KR970063277A/ko
Application granted granted Critical
Publication of KR100245313B1 publication Critical patent/KR100245313B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

반도체 기억장치에서, 메모리 셀 어레이(14)는 기록 테스트를 위한 테스트 메모리 영역(142)을 포함하고 있으며, 그리고 기록 테스트 신호(WTEST)를 발생하는 기록테스트 회로; 기록 테스트시에 상기 테스트 메모리영역(142)에 공급된 기록 전압이 기준치보다 작을 때 전압 검출 신호(WREN)를 발생하는 기록 전압 검출회로(18); 및 상기 기록 테스트 신호(WTEST)의 공급에 응답하여 테스트 출력 모드로 절환하고, 상기 전압 검출 신호(WREN)의 공급에 응답하여 기록 금지 정보를 출력하는 출력 버퍼 회로(15)가 제공되어 있다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 기억장치의 일실시예를 보인 블록도.

Claims (2)

  1. 제어 게이트와 플로팅 게이트를 포함하고 있는 이중 구조의 메모리 셀 어레이로서, 전기적 소거 및 기록가능한 비휘발성 메모리 셀이 행과 열로 배열되어 있고, 상기 메모리 셀 어레이가 기록 테스트를 위해 테스트 메모리 셀로 구성된 테스트 메모리 영역을 포함하고 있는 메모리 셀 어레이; CPU로부터 공급된 상기 메모리 셀 어레이의 X주소를 디코딩하여 X디코드 신호를 출력하는 X디코더; 상기 CPU로부터 공급된 상기 메모리 셀 어레이의 Y주소를 디코딩하여 Y디코드 신호를 출력하는 Y디코더; 상기 Y디코드 신호에 응답하여 상기 메모리 셀 어레이의 비트 라인을 선택함으로써 상기 메모리 셀 어레이의 데이타의 판독/기록을 행하는 판독/기록회로; 기록을 위한 전압을 상기 메모리 셀 어레이에 공급하는 시스템 전원; 기록 테스트를 위한 기록신호를 발생하는 기록 테스트 신호 발생회로; 기록 테스트시에 상기 테스트 메모리 셀에 공급된 상기 기록 전압이 소정의 기준치보다 작을 때 전압 검출 신호를 발생하는 기록 전압 검출회로; 및 상기 기록 테스트 신호의 공급에 응답하여 상기 기록 테스트의 결과를 상기 CPU측으로 출력하는 테스트 출력 모드로 절환하고, 상기 전압 검출 신호의 공급에 응답하여 기록 금지 정보를 상기 테스트의 결과로서 출력하는 축력 버퍼 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 테스트 메모리 영역은 상기 n개의 비트 라인의 각각에 각각 대응하는 n개의 메모리 셀을 포함하고 있고, 상기 출력 버퍼 회로는 상기 기록 테스트 신호의 공급에 응답하여 제1비트에서부터 제(n-1)비트까지의 모든 비트에 대응하는 모든 비트라인을 제1논리값으로 설정하고, 상기 전압 검출 신호의 제1논리값과 제2논리값중 어느 한 논리값에 대응하는 기록 금지 정보를 발생하는 논리 회로를 포함하고 있는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970004887A 1996-02-21 1997-02-18 반도체 기억 장치 KR100245313B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3387996A JP2818571B2 (ja) 1996-02-21 1996-02-21 半導体記憶装置
JP96-033879 1996-02-21

Publications (2)

Publication Number Publication Date
KR970063277A true KR970063277A (ko) 1997-09-12
KR100245313B1 KR100245313B1 (ko) 2000-03-02

Family

ID=12398813

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004887A KR100245313B1 (ko) 1996-02-21 1997-02-18 반도체 기억 장치

Country Status (5)

Country Link
US (1) US5923674A (ko)
EP (1) EP0791934B1 (ko)
JP (1) JP2818571B2 (ko)
KR (1) KR100245313B1 (ko)
DE (1) DE69712818T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0798726B1 (en) * 1996-03-29 2004-01-07 STMicroelectronics S.r.l. Programming and reading management architecture for memory devices, particularly for test purposes
JP5044868B2 (ja) * 2000-11-17 2012-10-10 富士通セミコンダクター株式会社 半導体装置およびマルチチップモジュール
US7298656B2 (en) * 2004-04-30 2007-11-20 Infineon Technologies Ag Process monitoring by comparing delays proportional to test voltages and reference voltages
US7620792B2 (en) * 2006-08-21 2009-11-17 Sigmatel, Inc. Processing system, memory and methods for use therewith
JP4982883B2 (ja) 2006-09-14 2012-07-25 株式会社メガチップス 記憶装置及びデータ出力回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967394A (en) * 1987-09-09 1990-10-30 Kabushiki Kaisha Toshiba Semiconductor memory device having a test cell array
US5428574A (en) * 1988-12-05 1995-06-27 Motorola, Inc. Static RAM with test features
JP2519585B2 (ja) * 1990-07-03 1996-07-31 三菱電機株式会社 不揮発性半導体記憶装置
JP2977385B2 (ja) * 1992-08-31 1999-11-15 株式会社東芝 ダイナミックメモリ装置
JP3236105B2 (ja) * 1993-03-17 2001-12-10 富士通株式会社 不揮発性半導体記憶装置及びその動作試験方法
TW243531B (ko) * 1993-09-03 1995-03-21 Motorola Inc

Also Published As

Publication number Publication date
EP0791934B1 (en) 2002-05-29
EP0791934A3 (en) 1999-04-28
JP2818571B2 (ja) 1998-10-30
DE69712818D1 (de) 2002-07-04
US5923674A (en) 1999-07-13
KR100245313B1 (ko) 2000-03-02
JPH09231800A (ja) 1997-09-05
EP0791934A2 (en) 1997-08-27
DE69712818T2 (de) 2003-01-16

Similar Documents

Publication Publication Date Title
US5337281A (en) Non-volatile semiconductor memory device in which data can be erased on a block basis and method of erasing data on a block basis in non-volatile semiconductor memory device
US6400602B2 (en) Semiconductor memory device and restoration method therefor
KR950004854B1 (ko) 반도체 메모리 장치
US7778107B2 (en) Decoding control with address transition detection in page erase function
KR940022845A (ko) 반도체 메모리 및 용장 어드레스 기입방법
KR910010526A (ko) 페이지 소거 가능한 플래쉬형 이이피롬 장치
KR920013476A (ko) 반도체 집적회로
KR960015595A (ko) 데이타 보호용 메모리 장치
KR900008526A (ko) 반도체 기억장치
KR960042765A (ko) 반도체 메모리장치의 메모리 셀 테스트 제어회로 및 방법
KR960032496A (ko) 열 리던던씨를 가지는 불휘발성 반도체 메모리의 소거 검증회로
KR950020740A (ko) 불휘발성 반도체 메모리장치
KR940026948A (ko) 결함구제회로
KR870009395A (ko) 불휘발성 메모리 회로
JPH07130197A (ja) 多ビットメモリ
KR100300696B1 (ko) 반도체기억장치
KR920000080A (ko) 비휘발성 메모리장치의 시그네쳐(signature)회로
KR910013285A (ko) 불휘발성 반도체메모리
US6772273B1 (en) Block-level read while write method and apparatus
KR970063277A (ko) 반도체 기억 장치
KR920005164A (ko) 반도체 기억장치의 테스트 회로
KR970051437A (ko) 반도체 메모리 장치의 고속 디스터브 테스트 방법 및 워드라인 디코더
KR100250754B1 (ko) 플래쉬 메모리에서의 디코더 회로
JPH023188A (ja) 不揮発性半導体記憶装置
JP3557774B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081126

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee