DE69712818T2

DE69712818T2 - Halbleiterspeicheranordnung

Info

Publication number: DE69712818T2
Application number: DE69712818T
Authority: DE
Inventors: Naotoshi Nakadai
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1996-02-21
Filing date: 1997-02-19
Publication date: 2003-01-16
Anticipated expiration: 2017-02-20
Also published as: KR970063277A; KR100245313B1; EP0791934A2; DE69712818D1; JP2818571B2; JPH09231800A; EP0791934A3; EP0791934B1; US5923674A

Description

Diese Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und insbesondere auf eine elektrisch löschbare und beschreibbare nichtflüchtige Halbleiterspeicheranordnung wie einen Flash-Speicher oder ein EEPROM.
Da beim Flashspeicher Speicherdaten mittels einer externen Konsole oder eines ferngesteuerten Vorgangs verändert werden können, während er in einem System eingebaut ist, und auch dessen Kapazität einfach vergrößert werden kann, wird er immer mehr auf verschiedenen Gebieten verwendet.
Ein Datenschreibvorgang eines Flashspeichers wird unter Bezug auf Fig. 2 erläutert, wo der Aufbau einer Speicherzelle eines gewöhnlichen Flashspeichers und ein Schreibverfahren desselben gezeigt werden. Wie in Fig. 2 gezeigt, besteht eine Speicherzelle M des Flaschspeichers aus einem einzelnen MOS-Transistor mit einem Steuergate GC und einem Schwebegate GF. Wenn Daten in die Speicherzelle geschrieben werden, wird eine Spannung jeweils an das Steuergate GC und eine Senke D angelegt, um einen Tunnelstrom zu erzeugen, welcher Strom dann wieder die Erzeugung von energiereichen Ladungsträgern aufgrund von Stoßionisation bewirkt. Wenn Elektronen der energiereichen Ladungsträger in das Schwebegate GF eindringen und von dem Oxidfilm des Schwebegates GF eingefangen werden, wird das Schreiben von Daten bewirkt. Die Schwelle der Speicherzelle nach dem Schreiben der Daten wird aufgrund der in dem Oxidfilm des Schwebegates GF angesammelten negativen Ladungen höher werden als die einer Speicherzelle, in die keine Daten geschrieben wurden.
Unter Bezug auf Fig. 1, wo eine herkömmliche Halbleiterspeicheranordnung durch Blöcke angezeigt wird, enthält die herkömmliche Halbleiterspeicheranordnung eine Datenschreibeinheit 100 zum Schreiben von Daten in eine Flash-Speicherzelle, eine CPU 2 und eine Versorgungsspannung-Erkennungsschaltung 3, welche ein Spannungabfallsignal POC ausgibt, wenn eine Versorgungsspannung VDD unter eine Vergleichsspannung fällt. Die Datenschreibeinheit 100 enthält einen X-Dekoder 11 zum Dekodieren einer X-Adresse einer Speicherzelle, die von der CPU 2 zugeführt wird, einen Y-Dekoder 12 zum Dekodieren einer Y-Adresse einer Speicherzelle, die von der CPU 2 zugeführt wird, eine Speicherzellenanordnung 114, bei der die Flashspeicherzellen in Reihen und Spalten angeordnet sind, eine Lese/Schreib-Schaltung 116 zum Bewirken des Lesens/Schreibens von Daten der Speicherzellenanordnung 114 in Antwort auf ein Y-Dekodiersignal und eine Systemstromquelle 117 zum Zuführen einer Spannung zum Schreiben.
Als nächstes wird der Betrieb einer herkömmlichen Halbleiterspeicheranordnung unter Bezug auf Fig. 1 erklärt.
Die CPU 2 führt ein Schreibsignal WRT an den Y-Dekoder 12 und die Lese-/Schreibschaltung 116 zu und führt ein Adressensignal ADDRESS an den X-Dekoder 11 und den Y-Dekoder 12 zu. Der Y-Dekoder 12 führt ein Y-Dekodiersignal an die Lese-/Schreibschaltung 116 zu, wo eine Bitleitung der Speicherzellenanordnung 114 entsprechend dem Y-Dekodiersignal ausgewählt wird. Die Systemstromquelle 117 legt eine Schreibspannung VPW an die Bitleitung an, die so über die Lese-/Schreibschaltung 116 ausgewählt wird. Inzwischen legt die Systemstromquelle 117 eine hohe Spannung VPP über den X-Dekoder 11 an eine Wortleitung der Speicherzellenanordnung 114 an, welche durch ein X-Dekodiersignal ausgewählt wurde, das von dem X-Dekoder 11 zugeführt wurde. Als Ergebnis werden verschiedene hohe Spannungen VPP und VPW an ein Gate GC bzw. an eine Senke D einer in der Speicherzellenanordnung 114 ausgewählten Speicherzelle (im folgenden als eine ausgewählte Speicherzelle bezeichnet) angelegt, und damit wird das Schreiben von Daten durch eine energiereiche Ladungsträgerwirkung wie oben beschrieben vollführt.
Da das Schreiben von Daten, wie oben erläutert, unter Ausnutzung eines physikalischen Phänomens eines MOS-Transistors durchgeführt wird, ergibt jeder Abfall der Spannung, die an jeden Anschluß einer ausgewählten Speicherzelle in der Speicherzellenanordnung 114 angelegt wird, unmittelbar einen schlechten Einfluß auf das Schreiben von Daten. Als eine Gegenmaßnahme für dieses Problem wird eine Versorgungsspannung-Erkennungsschaltung 3 zum Erkennen eines Abfalls der Versorgungsspannung gesondert bereitgestellt. Die Schaltung 3 sendet ein Spannungsabfallerkennungssignal POC "1" an die CPU 2, wenn die Versorgungsspannung VDD unter einen Vergleichswert fällt. Die CPU 2 verhindert ihrerseits jeglichen Zugriff auf die Speicherzellenanordnung 114 in Antwort auf das Signal POC "1". Da sich allerdings die Versorgungsspannungerkennungsschaltung 3 von der Speicherzellenanordnung 114 entfernt befindet, gibt die Versorgungsspannungserkennungsschaltung 3 kein Spannungsabfallerkennungssignal POC für den Fall aus, daß aufgrund von Verdrahtungs- Strom und parasitärem Widerstand der Verdrahtung oder aufgrund des inneren Widerstandes einer Stromquelle unter Bezug auf die Speicherzellenanordnung 114 die Anlegespannung wie VPW und VPP beim Schreiben von Daten unter einen Vergleichswert fällt. Demzufolge verbietet die CPU 2 das Schreiben in der Speicherzellenanordnung 114 nicht, so daß Schreiben durchgeführt wird. Allgemein ist die zulässige Abweichung im Bereich des Spannungsabfalls der Anlegespannung für das Beschreiben von Flashspeicher sehr gering, d. h. die zulässige Abweichung im Bereich des Spannungsabfalls entsprechend der Beschreibung aktueller Produkte wird als -0,3 Volt festgesetzt; wenn der Bereich des Spannungsabfalls der Einprägespannung beim Schreiben die zulässige Abweichung überschreitet, werden daher beim Schreiben Fehler in den Daten auftreten.
Da das Schreiben der Daten bei der oben erwähnten herkömmlichen Halbleiterspeichervorrichtung unter der Benutzung des energiereichen Ladungsträger-Effekts eines MOS-Transistors durchgeführt wird, wird die Vorrichtung mit einer Versorgungsspannungserkennungsschaltung zum Erkennen jeden Abfalls in der Versorgungsspannung, der minderwertiges Schreiben verursachen kann, versehen. Da jedoch die Versorgungsspannungs-Erkennungsschaltung sich von der Speicherzellenanordnung der Vorrichtung entfernt befindet, kann ein Spannungsabfall beim Schreiben der Daten aufgrund parasitärer Widerstände der Verdrahtung oder dergleichen nicht erkannt werden. Daher treten dort solche Nachteile auf, daß ein fehlerhaftes Schreiben oder eine Zerstörung von Daten aufgrund eines Spannungsabfalls auftreten.
Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicheranordnung zur Verfügung zu stellen, die solch einen Aufbau hat, der vor dem Durchführen des Schreibens der Daten eine Beurteilung ermöglicht, ob oder ob nicht die Schreibspannung ausreichend ist, und damit der Zerstörung von Daten aufgrund ungenügender Schreibspannung vorbeugt.
Es hat sich als möglich ergeben, die obige Aufgabe zu erfüllen, indem eine Halbleiterspeichervorrichtung mit dem folgenden Aufbau zur Verfügung gestellt wird. Entsprechend dieser Erfindung wird eine Halbleiterspeichervorrichtung zur Verfügung gestellt mit: einer Speicherzellenanordnung mit Doppelstruktur mit einem Steuergate und einem Schwebegate, wobei elektrisch löschbare und beschreibbare nichtflüchtige Speicherzellen in Reihen und Spalten angeordnet sind, wobei die Speicherzellenanordnung einen Testspeicherbereich aus Testspeicherzellen für einen Schreibtest enthält;
einem X-Dekoder zum Dekodieren einer X-Adresse der Speicherzellenanordnung, die von einer CPU zugeführt wird, um ein X-dekodiertes Signal auszugeben;
einem Y-Dekoder zum Dekodieren einer Y-Adresse der Speicherzellenanordnung, die von der CPU zugeführt wird, um ein Y-dekodiertes Signal auszugeben;
einer Lese-/Schreib-Schaltung zum Durchführen des Lesens/Schreibens von Daten in der Speicherzellenanordnung durch Auswahl einer Bitleitung der Speicherzellenanordnung in Abhängigkeit von dem Y-dekodierten Signal;
einer Systemstromquelle zum Zuführen einer Spannung zum Schreiben an die Speicherzellenanordnung;
einer Schreibtestsignal-Erzeugungsschaltung zum Erzeugen eines Schreibsignals für einen Schreibtest;
einer Schreibspannungserkennungsschaltung zum Erzeugen eines Spannungserkennungssignals, wenn bei einem Schreibtest die der Testspeicherzelle zugeführte Schreibspannung geringer ist als ein vorgegebener Vergleichswert ist; und
einer Ausgangspufferschaltung, die in Abhängigkeit von der Zuführung des Schreibtestsignales ein Ergebnis des Schreibtestes auf einen Testausgabemodus schaltet, um ihn an die CPU auszugeben und die eine Schreibsperrinformation in Abhängigkeit von der Zuführung des Spannungserkennungssignals als Ergebnis des Testes ausgibt.
Bei der Halbleiterspeichervorrichtung kann der Testspeicherbereich n Speicherzellen aufweisen, von denen jede den jeweils n-Bitleitungen entsprechen, und die Ausgangspufferschaltung enthält eine Logikschaltung, die alle Bitleitungen entsprechend allen Bits von einem ersten Bit zu einem (n-1)-ten Bit auf einen ersten logischen Wert in Abhängigkeit von der Zuführung des Schreibtestsignals einstellt, und eine Schreibsperrinformation entsprechend entweder eines ersten logischen Wertes oder eines zweiten logischen Wertes des Spannungserkennungssignals erzeugt.
Diese und andere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden von der folgenden Beschreibung unter Bezug auf die beiliegenden Zeichnungen offensichtlich, die ein Beispiel eines bevorzugten Ausführungsbeispieles der vorliegenden Erfindung darstellt.
Fig. 1 ist ein Blockdiagramm, das ein Beispiel der herkömmlichen Halbleiterspeichervorrichtung zeigt;
Fig. 2 ist ein Diagramm, das den Aufbau einer Speicherzelle eines Flashspeichers und ein Verfahren zum Schreiben darstellt; und
Fig. 3 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Halbleiterspeichervorrichtung entsprechend der Erfindung zeigt.
Die Erfindung wird weiter erklärt unter Bezugnahme auf ein in Fig. 3 gezeigtes Ausführungsbeispiel einer Halbleiterspeichervorrichtung, wobei die Bestandteile gleich wie die Zeichenblöcke in Fig. 1 gegeben sind. Eine Datenschreibeinheit 1 einer Halbleiterspeichervorrichtung nach dem Ausführungsbeispiel enthält einen X-Dekoder 11 und einen Y-Dekoder 12, eine Schreibtestsignal-Erzeugungsschaltung 13 zum Erzeugen eines Schreibtestsignals, eine Flashspeicheranordnung 14 mit einem Hauptbereich 141, einen Speicherzellenbereich 142 zum Testschreiben, einen Ausgabepuffer 15, eine Lese-/Schreibschaltung 16, eine Systemstromquelle 17, und eine Schreibspannungserkennungsschaltung 18 zum Erkennen eines Schreibspannungsabfalls.
Als nächstes wird ein Betrieb einer Halbleiterspeichervorrichtung entsprechend dem Ausführungsbeispiel unter Bezug auf Fig. 3 erklärt. Vor dem Schreiben von Daten in Speicherzellen des Hauptbereiches 141 der Speicherzellenanordnung 14 überprüft zuerst die Schreibspannungserkennungsschaltung 18, ob der Wert der Schreibspannung VPW die von der Systemstromquelle 17 zugeführt wird, normal ist oder nicht. Wenn als Testergebnis die Schreibspannung VPW normal ist, wird in einer CPU 2 das Schreiben durchgeführt. Wenn wie VPW niedrig ist, wird die VPW so erkannt, um ein Schreibspannungsabfallerkennungssignal an die CPU auszugeben, um damit das Schreiben aufzuschieben.
Die CPU 2 dient dazu, ein Lesesignal READ und ein Adressensignal auszugeben, das einer Schreibtestspeicherzelle zugeordnet ist. Das Adressensignal wird an den X-Dekoder 11 und den Y-Dekoder 12 zugeführt. Der Y-Dekoder 12 dient dazu, der Schreibtestsignalerzeugungsschaltung 13 ein Y-Dekodiersignal zuzuführen. Die Schaltung 13 dient dazu, eine logische Produktoperation durchzuführen, wobei sie ein READ-Signal von der CPU 2 und das Ausgabesignal von dem Y-Dekoder 12 benutzt, und sie gibt ein Schreibtestsignal WTEST "1" (einen ersten logischen Wert) aus, wenn das logische Produkt positiv ist, und dadurch führt sie es jedem der Lese-/Schreibschaltung 16, des Ausgabepuffers 15 und der Systemstromquelle 17 zu. In Abhängigkeit von dem Signal WTEST wird der Ausgabepuffer 15 elektrisch von der Lese-/Schreibschaltung 16 getrennt und auf ein Testausgabemodus geschaltet, bei dem ein Signal, das der Ausgabe der Spannungserkennungsschaltung 18 entspricht, an die CPU ausgegeben wird, und die Ausgabespannung der Systemstromquelle 17 von der Lesespannung VPM zu der Schreibspannung VPW geschaltet wird. Die Schreibspannung VPW wird an eine Senke DT einer Speicherzelle zum Testen des Speicherzellenbereiches 142 angelegt, welcher über die Lese-/Schreibschaltung 16 ausgewählt wird. Andererseits wird eine hohe Spannung VPP an ein Gate GT der Speicherzelle zum Test angelegt, die durch ein X-Dekodiersignal des X-Dekoders 11 ausgewählt wird. Die Spannung, die an die Senke DT der ausgewählten Speicherzelle zum Test angelegt wird, wird auch der Schreibspannungserkennungsschaltung 18 zugeführt.
Falls in diesem Fall die Spannung, die an der Senke DT angelegt wird, gleich oder größer als eine Vergleichsspannung ist, die in der Schreibspannungserkennungsschaltung 18 gesetzt wurde, gibt die Schaltung 18 ein Schreibfreigabesignal WREN "1" an den Ausgabepuffer 15 aus. Bei einem Schreibtest wird ein Schreibtestsignal WTEST "1", und daher wird das Bit von jedem der Ausgabeanschlüsse 1 bis (n-1) des Puffers 15 auf eine Ausgabe von "1" gesetzt. In einem beschreibbaren Zustand wird die Ausgabe des Anschlusses n auch "1" und daher sendet der Ausgabepuffer 15 die Ausgaben an die CPU 2 zurück, bei der die Pegel aller Bits auf "1" gesetzt werden. Die CPU 2 schaltet das Lesesignal READ von "1" auf "0" (ein zweiter logischer Wert) und gibt ein Schreibsignal WRT "1" aus, und führt auf diese Weise das Schreiben durch.
Wenn die Spannung an der Senke DT niedriger als die oben erwähnte gesetzte Spannung wird, wird ein Schreibfreigabesignal WREN "0" von der Schreibspannungserkennungsschaltung 18 an den Ausgabepuffer 15 ausgegeben. In diesem Fall wird die Ausgabe von jedem der Anschlüsse 1 bis (n-1) des Puffers 15 "1" und nur die Ausgabe des Anschlusses n wird "0". Demzufolge wird beim Schreiben von Daten ein Schreibspannungsabfall von der CPU 2 erkannt und ein Lesesignal READ "1" wird von der CPU 2 aufrechterhalten, so daß der Schreibvorgang nicht durchgeführt wird.
Wie man aus dem obigen Betrieb sieht, dient in der Schaltung des Ausführungsbeispiels die CPU 2 dazu, das Schreiben nicht nur dann auszusetzen, wenn die Spannung der Senke einer Speicherzelle niedriger als ein Vergleichswert aufgrund des Abfalls der Versorgungsspannung wird, sondern auch wenn die Spannung der Senke einer Speicherzelle niedriger als der Vergleichswert aufgrund eines Spannungsabfalls wird, der durch Verdrahtungsstrom und Verdrahtungswiderstand bewirkt wird. Daher ist es möglich, die Zerstörung von Daten aufgrund minderwertigen Schreibens von Daten zu verhindern.
Da wie oben erläutert die Halbleiterspeichervorrichtung nach der Erfindung eine Speicherzellenanordnung, die mit einem Testspeicherbereich für einen Schreibtest ausgestattet ist, eine Schreibtestsignalerzeugungsschaltung, eine Schreibspannungserkennungsschaltung und eine Ausgabepufferschaltung zum Ausgeben einer Schreibsperrinformation in Abhängigkeit zu einer Versorgung eines Spannungserkennungssignals als ein Ergebnis eines Testes aufweist, ist es möglich, die Eignung einer Schreibspannung zu beurteilen, bevor das

Claims

1. Halbleiterspeichervorrichtung mit:

einer Speicherzellanordnung (14) mit Doppelstruktur mit einem Steuergate (GC) und einem Schwebegate (GF), wobei elektrisch löschbare und beschreibbare nichtflüchtige Speicherzellen (M) in Reihen und Spalten angeordnet sind,

einem X-Dekoder (11) zum Dekodieren einer X-Adresse der Speicherzellanordnung, die von einer CPU (2) zugeführt wird, zur Ausgabe eines X-dekodierten Signals,

einem Y-Dekoder (12) zum Dekodieren einer Y-Adresse der Speicherzellanordnung, die von der CPU (2) zugeführt wird, um ein Y-dekodiertes Signal auszugeben,

einer Lese/Schreibschaltung (16) zum Durchführen des Lesens/Schreibens von Daten der Speicherzellanordnung durch Auswahl einer Bitleitung der Speicherzellanordnung in Abhängigkeit von dem Y-dekodierten Signal und

einer Systemstromquelle (17) zum Zuführen einer Spannung zum Schreiben an die Speicherzellanordnung (14),

gekennzeichnet durch

einen Testspeicherbereich aus Testspeicherzellen für einen Schreibtest, der in der Speicherzellanordnung (14) enthalten ist,

einer Schreibtest-Erzeugungsschaltung (13) zum Erzeugen eines Schreibsignals für den Schreibtest,

einer Schreibspannungs-Detektorschaltung (18) zum Erzeugen eines Spannungsdetektorsignals, wenn bei einem Schreibtest die der Testspeicherzelle zugeführte Schreibspannung geringer ist als ein vorgegebener Bezugswert, und

einer Ausgangspufferschaltung (15), die in Abhängigkeit von der Zuführung des Schreibtestsignals ein Ergebnis des Schreibtestes auf einen Testausgabemodus schaltet, um ihn an die CPU (2) auszugeben, und die eine Schreibsperrinformation in Abhängigkeit von der Zuführung des Spannungsdetektorsignals als Resultat des Tests ausgibt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Testspeicherbereich (142) n Speicherzellen aufweist, von denen jede mit jeweils den n Bitleitungen korrespondiert, und wobei die Ausgangspufferschaltung (15) eine Logikschaltung aufweist, die alle Bitleitungen entsprechend allen Bits von einem ersten Bit bis zu einem (n-1)-ten Bit auf einen ersten logischen Wert in Abhängigkeit von der Zuführung des Schreibtestsignals einstellt und eine Schreibsperrinformation entsprechend entweder einem ersten logischen Wert oder einem zweiten logischen Wert des Spannungsdetektorsignals erzeugt.