DE69126912T2

DE69126912T2 - Halbleiteranordnung und ihre Prüfungsverfahren

Info

Publication number: DE69126912T2
Application number: DE69126912T
Authority: DE
Inventors: Tohru Furuyama
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-11
Filing date: 1991-05-10
Publication date: 1997-12-04
Anticipated expiration: 2011-05-11
Also published as: KR950014679B1; DE69131872D1; EP0740308B1; US5428576A; DE69126912D1; JP2533221B2; EP0456254A2; EP0456254B1; US5568436A; JPH0417191A; KR910020731A; DE69131872T2; EP0740308A2; EP0456254A3; EP0740308A3

Description

Die vorliegende Erfindung betrifft eine dynamische Halbleiterspeichereinrichtung, enthaltend mehrere Schaltungselemente mit Speicherzellen, die mit Wortleitungen über Transfertransistoren verbunden sind, und eine Wortleitungs-Boostvorrichtung zum Anheben von Wortleitungspotentialen während des normalen Betriebs, entsprechend dem Oberbegriff des Patentanspruchs 1.
Die Erfindung betrifft ferner ein Verfahren für einen Aussonderungsversuch bei einer DRAM-Speichereinrichtung mit Speicherzellen, die mit Wortleitungen über Transfertransistoren verbunden ist, sowie mit einer Wortleitungs-Boostschaltung, einer Wortleitungs- Treiberschaltung und einem Schaltungsblock, gemäß dem Oberbegriff des Fatentanspruchs 14.
Von IEEE Journal of Solid-State Circuits, Bd. 23, Nr. 5, Okt over 1988, Seiten 1128-1132, Horiguchi et al.:
"Dualbetriebs-Spannungs-Schema für einen einzigen 5-V 16 Mbit DRAM"-Speicher" ist ein Dualbetriebs-Spannungsschema bekannt, das in einem 16-Mbit DRAM-Speicher einzusetzen ist. Schlüsselelemente der Einrichtung sind der interen Spannungsgenerator, der periphere Schaltkreis und ein Speicherfeld zusammen mit zugeordneter Schaltung. Es wird vorgeschlagen, ein Dialbetriebs-Spannungsschema einzusetzen, wodurch die Wortleitungsspannung während des Betriebs des Speichers angehoben wird, während die verbleibenden Teile mit einer Energieversorgungsspannung von 3,3 V versorgt werden.
Zusätzlich wird vorgeschlagen, eine Vergleichs- und - Umschalt-Schaltung in dem internen Spannungsgenerator so einzusetzen, daß die ansteigenden Probleme aufgrund des Einsatzes des Dualbetriebs-Spannungsschemas und des großen Betriebsspannungs-Fehlabgleichs behoben werden. Es erfolgt keine Unterscheidung zwischen einem Betrieb und einem Nichtbetriebs-Modus, und das Anheben sämtlicher Potentiale für die unterschiedlichen Wortleitungen wird betrachtet.
In EP-A-0 080 935 ist eine dynamische Halbleiterspeichereinrichtung beschrieben, bei der eine ausgewählte Zelle mit einer Leitung eines Paars von Bitleitungen verbunden sind, die mit einem Leseverstärker verbunden sind, sowie eine Dummyzelle, die nit der anderen der Bitleitungen verbunden ist, und zwar zum Durchführen des Auslesebetriebs. Eine Testenergiequelle ist in der dynamischen Halbleiterspeichereinrichtung vorgesehen, und sie ist an einer aktiven Wiederspeicherschaltung zum Hochziehen des Bitleitungspotentials der Bitleitung auf der Seite des höheren Potentials des Paars der Bitleitungen vorgesehen, wodurch die Potentialdifferenz zwischen den Bitleitungen durch den Auslesebetrieb erhöht ist. Die Potentialdifferenz wird auch durch einen Schreibbetrieb erhöht, in der Schaltung zum Laden der ausgewählten Lesezelle über die Bitleitung derart, daß eine Betriebsenergieversorgungsspannung ausgehend von dem Pad anstelle einer normalen Energieversorgung zugeführt werden kann.
Üblicherweise werden Halbleitereinrichtungen einem Test unterzogen, der allgemein als "Aussonderungsversuch" bekannt ist, und zwar bevor sie von den Fabriken zu den Anwendern verbracht werden. Der Zweck des Aussonderungsversuches besteht im Herausfinden derjenigen Einrichtungen mit Defekten, die gegebenenfalls dazu führen, daß die Einrichtungen nutzlos sind oder falsch funktionieren, und ferner zum Aussondern dieser defekten Halbleitereinrichtungen. Das bekannte Verfahren für den Aussonderungsversuch besteht in der Anlegung einer Spannung in den Halbleitereinrichtungen derart, daß die Spannung höher als die Treiberspannung der Einrichtungen ist, und zwar während einer Zeitdauer, die erheblich kürzer als die Periode ist, während der bei der Einrichtung zum erstenmal Probleme aüftreten können. Demnach wird auf die Einrichtungen innerhalb einer kurzen Zeitdauer die Beanspruchung ausgeübt, die auf diese aufgebracht werden würde, wenn sie mit ihrer Treiberspannung etwas weniger lang als die Periode betrieben würden. Diejenigen der Einrichtungen mit Problemen werden ausgesondert, und nur die verbleibenden zuverlässigen Halbleitereinrichtungen werden an die Anwender ausgeliefert.
Bisher werden gepackte DRAM-Speicher (dynamische Speicher mit wahlfreien Zugriff) dadurch einem Aussonderungsversuch unterzogen, daß Adressensignale an deren Adresseneingangsanschlüssen zugeführt werden, wodurch ein Zugriff auf deren Wortleitungen erfolgt. Das Aussonderungsverfahren ist nicht wirksam, insbesondere nicht zum Überprüfen der Transfergates der Speicherzellen jedes DRAM-Speichers.
Zum Erhöhen des Aussonderungswirkungsgrads haben die genannten Erfinder mit den in dem US-Patent Nr. 5 258 954 offenbarten DRAM-Speicher erfunden, der so entworfen ist, daß eine Spannungsbeanspruchung auf sämtliche Wortleitungen ausgeübt werden kann, oder diejenigen Wortleitungen, deren Zahl erheblich größer als diejenige der Wortleitungen ist, die für den normalen Betrieb ausgewählt sind, und zwar zur gleichen Zeit. Bei diesem DRAM-Speicher kann ein Aussonderungsversuch durchgeführt werden, bevor er aus einem Wafer ausgeschnitten wird. In anderen Worten ausgedrückt, lassen sich die identischen DRAM-Chips, die auf demselben Wafer geformt sind, innerhalb einer kurzen Zeitdauer mittels eines Prüfelements oder einer Prüfkarte einem Aussonderungsversuch unterziehen.
In Stand der Technik wird allgemein die Vorgehensweise praktiziert, daß eine angehobene Spannung den mit den Transfergates der DRAM-Speicherzellen verbundenen Wortleitungen so zugeführt wird, daß eine Spannung so hoch wie ds Stromversorgungspotential des DRAM-Speichers den Speicherknoten der Speicherzellen zugeführt wird. Insbesondere wird bei einem 16-Mbit DRAM-Speicher oder bei einem DRAM-Speicher mit niedrigerer Speicherkapazität ein Potential den Wortleitungen zugeführt, das höher als das Stromversorgungspotential ist, und das die angehobene Spannung darstellt, während das Stromversorgungspotential extern direkt zu den meisten Schaltungsblöcken des DRAM- Speichers zugeführt wird. In dem Fall eines 16-Mbit-DRAM- Speichers sind die meisten Schaltungsblöcke mit einer intern abgesenkten Stromversorgungsspannung getrieben, und die Wortleitungen werden mit einem angehobenen internen Stromversorgungspotential getrieben, wie es in dem oben erwähnten Artikel von M. Horiguchi et al. "Dual-Betriebsspannungsschema für einen einzigen 5-V 16-Mbit-DRAM-Speicher" offenbart ist.
Alternativ werden bei einen 16-Mbit-DRAM-Speicher die meisten Schaltungsblöcke mit einer intern abgesenkten Stromversorungsspannung getrieben, und die Wortleitungen werden mit einem externen Stromversorgungspotential getrieben, wie es in T. Takeshima et al., "Ein 55 ns 16-Mb- DRAM" ISSCC 89, Seiten 246-247, beschrieben ist.
Bei den meisten DRAM-Speichern werden MOS-Transistoren als Transfergates der Speicherzellen benützt, und die in den peripher zu den Speicherzellen angeordneten Schaltungen enthaltenen MOS-Transistoren weisen Gate-Isolierschichten derselben Dicke auf. Somit wird dann, wenn das an den Wortleitungen anliegende Potential höher als das Potential ist, das an den anderen Elementen des DRAM-Speichers anliegt, eine größere Spannungsbeanspruchtung den MOS-Transistoren auferlegt, die als Transfergates eingesetzt werden, als den anderen MOS-Transistoren. Im Fall eines DRAM-Speichers, der mit dem extern zugeführten Stromversorgungspotential Vcc betrieben wird, wird eine Spannung so hoch wie 1,5 Vcc den Wortleitungen zugeführt. Wird der DRAM-Speicher dem Aussonderungsversuch durchgeführt bei 7 V unterzogen, so beträgt das Potential der Wortleitungen bis zu 10,5 V. Unter der Annahme, daß die Transfergates der Speicherzellen eine Dicke von 200 Å aufweisen, wird das an den Transfergates anliegende elektrische Feld eine Intensität von mehr als 5 MV/cm aufweisen.
Die Spannung, die sich zum Aussondern der DRAM-Speicher anlegen läßt, muß niedirg genug sein, um nicht die Transfergates der Speicherzellen zu brechen, denen die angehobene Spannung zugeführt wird, oder um nicht den Verbindungsdurchbruch der Diffusionsschicht zu bewirken, an der die angehobene Spannung anliegt. Wird eine derartig relativ niedrige Aussonderungsspannung bei einem DRAM- Speicher angelegt, so liegt ein elektrisches Feld mit nicht zureichender Intensität an den Elementen an, die sich von den Transfergates und der Diffusionsschicht unterscheiden. Somit lassen sich die potentiellen defekte des DRAM-Speichers, falls sie vorliegen, nicht innerhalb einer kurzen Zeitperiodendauer detektieren. In anderen Worten ausgedrückt, ist es erforderlich, den Aussonderungsversuch bei einem DRAM- Speicher während einer langen Zeit durchzuführen, um die Defekte zu detektieren, wenn zumindest eines der zahlreichen den Schaltungsblöcken des DRAM-Speichers intern entweder erhöht oder abgesenkt ist.
Die Aufgabe der vorliegenden Erfindung besteht in der schaffung einer Halbleitereinrichtung, der sich eine relativ hohe Aussonderungsspannung zuführen läßt, wodurch die Aussonderungszeit verkürzt wird, sowie in der Schaffung eines Verfahren zum Aussondern dieser Halbleitereinrichtung, ohne Zerstörung von Transfertransistoren.
Gemäß der vorliegenden Erfindung, wie in den Ansprüchen 1 und 14 definiert, wird diese Aufgbe für eine Halbleitereinrichtung vom eingangs genannten Typ dadurch gelöst, daß die Wortleitungs-Boostvorrichtung so ausgebildet ist, daß sie durch ein Abschaltsignal während des Aussonderungsbetrieb abgeschaltet wird, bei dem ein Spannungspotential höher als das normale Versorgungspotential der dynamischen Halbleiterspeichereinrichtung zugeführt wird.
Die Halbleitereinrichtung der Erfindung wird bei einem DRAM- Speicher eingesetzt, in dem eine erhöhte Spannung den Wortleitungen zugeführt wird, die höher ist als diejenige, die den anderen Schaltungselementen zugeführt wird. Damit der DRAM-Speicher dem Aussonderungsversuch unterzogen wird, wird keine Spannung höher als die den anderen Schaltungselementen zugeführte Spannung den mit dem Transfergate der Speicherzellen verbundenen Wortleitungen zugeführt. Demnach muß die Aussonderungsspannung nicht niedrig genug sein, un die Transfergates der Speicherzellen nicht zu brechen, denen eine erhöhte Spannung zugeführt wird, oder um nicht den Verbindungsdurchbruch der Knoten zu bewirken, denen die erhöhte Spannung zugeführt wird. Die potentiellen Defekte des DRAM-Speichers lassen sich, falls vorhanden, somit innerhalb einer kurzen Zeitdauer detektieren. In anderen Worten ausgedrückt, ist die Aussonderungszeit des DRAM-Speichers sehr kurz.
Ferner wird gemäß der vorliegenden Erfindung diese Aufgabe mit einem Verfahren vom ersten eingangs genannten Typ gelöst, enthaltend die Schritte Zuführen eines erhöhten Wortleitungs- Potentials zu der Wortleitung über die Wortleitungs- Treiberschaltung und eines normalen Versorgungspotentials zu dem Schaltungsblock während des Normalbetriebs und Sperren der Wortleitung-Boostvorrichtung während des Aussonderungsbetriebs zum Vermeiden jedweder Beschädigung der Transfertransistoren bei Zuführen eines Beanspruchungspotentials höher als das normale Versorgungspotential zu der dynamischen Halbleiterspeichereinrichtung.
Das Aussonderungsverfahren der Erfindung wird bei einen DRAM- Speicher eingesetzt, die eine Vorrichtung zum elektrischen Abkoppeln der Wortleitungen von der Wortleitungs- Boostschaltung aufweist oder von der Wortleitungs- Treiberschaltung, oder bei einem DRAM-Speicher, der eine Vorrichtung zum selektiven Zuführen eines Potentials zu den Wortleitunge aufweist. Gemäß diesen Verfahren wird eine Beanspruchungsspannung den Wortleitungen zugeführt, unabhängig von der Beanspruchungsspannung, die den anderen Schaltungselementen zugeführt wird, und die Wortleitungs- Boostvorrichtung wird während dem Aussonderungsversuch abgeschaltet, um jede Beschädigung der Transfertransistoren zu vermeiden.
Die Erfindung läßt sich besser anhand der folgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung verstehen; es zeigen:
Fig. 1 ein Blockschaltbild zum Darstellen eines DRAM- Speichers gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Schaltbild zum Darstellen eines Teils des in Fig. 1 gezeigten DRAM-Speichers;
Fig. 3 ein Zeitablaufdiagramm zum Erläutern des Betriebs der in Fig. 2 gezeigten Schaltung;
Fig. 4 und 5 Schaltbilder jeweils zum Darstellen einer Modifizierung der in Fig. 2 gezeigten Schaltung;
Fig. 6 ein Schaltbild zum Darstellen eines Teils eines DRAM-Speichers gemäß der Erfindung;
Fig. 7 ein Schaltbild zum Darstellen einer Modifikation der in Fig. 6 gezeigten Schaltung;
Fig. 8 ein Schaltbild zum Darstellen eines Teils eines DRAM-Speichers gemäß dieser Erfindung;
Fig. 9 ein Schaltbild zum Darstellen eines Teils eines DRAM-Speichers gemäß der Erfindung;
Fig. 10 ein Blockschaltbild zum Darstellen eines DRAM- Speichers gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 11 ein Schaltbild zum Darstellen einer Schaltung zum Erzeugen und Zuführen eines Aussonderungssignals zu jeder Halbleitereinrichtung gemäß dieser Erfindung.
Einige Halbleitereinrichtungen, die einige Ausführungsformen der vorliegenden Erfindung darstellen, werden nun unter Bezug auf die beiliegende Zeichnung beschrieben. In der nachfolgenden Beschreibung sind diejenigen Komponenten einer Ausführungsform, die identisch oder ähnlich zu denjenigen der anderen Ausführungsform sind, anhand derselben Bezugszeichen oder -symbole gekennzeichnet, und sie werden nicht wiederholt erläutert.
Die Fig. 1 zeigt eine schematische Darstellung des DRAM- Speichers gemäß der ersten Ausführungsform der vorliegenden Erfindung. Dieser DRAM-Speicher weist mehrere Schaltungsblöcke auf. Zahlreiche Potentiale sind den Schaltungsblöcken zugeordnet, und zumindest eines dieser Potentiale ist intern angehoben, wie bei dem DRAM-Speicher, der in 5. Fujii et al. "Ein 45ns 16-Mbit-DRAM-Speicher mit dreifacher Wannenstruktur", IEEE Journal of Solid-State Circuits, Bd. 24, Nr. 5, Seiten 1170-1175, offenbart ist. Der in Fig. 1 gezeigte DRAM-Speicher enthält eine Vorrichtung zum selektiven und reversiblen Verändern der Potentiale, die den Schaltungsblöcken zugeordnet sind.
Wie in Fig. 1 gezeigt, enthält der DRAM-Speicher eine Wortleitungspotential-Boostschaltung 11, eine Wortleitungs- Treiberschaltung 12 und einen anderen Schaltungsblock. Das Ausgangspotential der Schaltung 11 wird der Wortleitungs- Treiberschaltung 12 zugeführt. Ein Energieversorgungspotential Vcc wird dem anderen Schaltungsblock 13 zugeführt. Ein Wortleitungsfreigabe/Sperrsignal wird extern bei der Wortleitungpotential-Boostschaltung 11 eingegeben. Liegt dieses Signal auf einem hohen Pegel, so wird die Schaltung 11 aktiviert und sie gibt das Energieversorgungspotential Vcc auf einen größeren Wert und gibr ein angehobenes Potential aus. Umgekehrt wird bei einem Steuersignal auf niedrigem-Pegel die Schaltung 11 nicht aktiviert, und sie gibt das Energieversorgungspotential Vcc aus. Somit wird das Ausgangspotential der Wortleitungspotential der Wortleitungspotential-Boostschaltung 11 reversibel verändert, ausgehend von dem Potential Vcc zu einen angehobenen Potential oder von der angehobenen Spannung zu dem Potential Vcc in Übereinstimmung mit dem Pegel des Wortleitungsfreigabe/Sperrsignals.
Der DRAM-Speicher ist so entworfen, daß die Wortleitungspotential-Boostschaltung 11 aktiviert wird, um einige der Wortleitungen auszuwählen, und das angehobene Potential wird an die Wortleitungs-Treiberschaltung 12 angelegt, während die niedrigere Energieversorgungsspannung Vcc an dem anderen Schaltungsblock 13 anliegt. Zum Durchführen des Aussonderungsversuchs bei dem DRAM-Speicher wird die Schaltung 11 durch ein Wortleitungsfreigabe/Sperrsignal abgeschaltet, wodurch das Energieversorgungspotential Vcc nicht nur an dem anderen Schaltungsblock 13 anliegt, sondern auch an der Wortleitungs- Treiberschaltung 12.
Die Fig. 2 zeigt denjenigen Abschnitt des DRAM-Speichers, der die Schaltungen 11 und 12 aufweist, die in dem DRAM-Speicher enthalten sind. Die Schaltungen 11 und 12 stellen Verbesserungen der Wortleitungspotential-Boostschaltung und der Wortleitungs-Treiberschaltungen dar, die beide in S. Fujii et al. "Ein 45ns 16-Mbit-DRAM-Speicher mit dreifacher Wannenstruktur", IEEE Journal on Solid-State Circuits, Bd. 24, Nr. 5, Seiten 1170-1175, offenbart sind. Dieser Abschnitt des DRAM-Speichers ist so entworfen, daß dann, während der DRAM-Speicher einem Aussonderungsversuch unterzogen wird, keine Wortleitungen während des Aussonderungsversuchs bei dem DRAM-Speicher ausgewählt werden, und die den Schaltungen 11 und 12 zugeführte Spannung wird auf denselben Wert wie das Energieversorgungspotential Vcc gehalten, das an dem anderen Schaltungsblock 13 anliegt.
Wie anhand von Fig. 2 evident ist, enthält der Abschnitt eine Zwei-Eingang-NAND-Schaltung NAL, drei Inverter IV1 bis IV3, eine Spannungs-Boost-CMOS-Kapazität C, drei Vorlade-N-Kanal- MOS-Transistoren PT1 bis PT3, eine Vier-Eingang-NAND- Schaltung NA2, eine CMOS-Flip-Flop-Schaltung FF und einen Anschluß 21.
Ein Wortleitungs-Sperrsignal wird extern dem Anschluß 21 zugeführt. Das Signal und ein Wortleitungs-Freigabesignal XVLD werden bei der NAND-Schaltung NAL eingegeben. Das ausgangssignal der NAND-Schaltung NAL wird zu dem ersten Inverter IN1 gekoppelt. Der erste Vorladetransistor PT1 und die Spannungsboostkapazität C sind zusammen gekoppelt, unter Ausbildung einer Reihenschaltung. Diese Reihenschaltung ist zwischen einem Energieversorgungsknoten (d.h., Vcc-Knoten) und dem Ausgangsanschluß des ersten Inverters IV1 angeschlossen. Der zweite Inverter IN1 ist zwischen dem Massepotential Vss und dem Knoten des Transistors PT1 und der Kapazität C angeschlossen. Die Flip-Flop-Schaltung FF und der zweite Inverter IV2 sind zwischen dem Massepotential Vss und dem Knoten (d.h., dem Spannungsboostknoten BN) angeschlossen.
Der zweite Vorladetransistor PT2 ist zwischen dem Masseknoten (d.h., dem Vss-Knoten) und dem ersten Ausgangsanschluß der Flip-Flop-Schaltung FF, angeschlossen. Der dritte Vorladetransistor PT3 zwischen dem Massepotential Vss und dem Ausgangsanschluß des zweiten Inverters IV2 angeschlossen. Die Gätes der Vorladetransistoren PT1 bis PT3 sind zum Empfangen eines Vorladesignals PRE verbunden.
Das Wortleitungs-Freigabesignal XVLD, sowie ein Adressensignal AiR, ein Adressensignal AjR und das Wortleitungs-Sperrsignal werden der Vier-Eingang-NAND- Schaltung NA2 zugeführt. Das Ausgangssignal dieser NAND- Schaltung NA2 wird mit dem dritten Inverter IV3 gekoppelt. Das Ausgangssignal der NAND-Schaltung NA2 und das Ausgangssignal des dritten Inverters IV2 sind mit den beiden Eingängen der Flip-Flop-Schlatungen FF jeweils verbunden.
Die Fig. 3 zeigt ein Zeitablaufdiagramm zum Darstellen des Falls, in dem das Vorladesignal PRE, die Adrssensignale AiR und AjR, das Wortleitungs-Freigabesignal XVLD, ein Wortleitungs-Treibersignal WDRVk und das Wortleitungs- Sperrsignal der in Fig. 2 gezeigten Schaltung zugeführt werden. Unter Bezug auf die Fig. 3 wird der Betrieb der in Fig. 2 gezeigten Schaltung nun beschrieben.
Zunächst werden dann, wenn das Vorladesignal PRE gesperrt ist oder auf einen niedrigen (L)-Pegel gesetzt ist, die Vorladetransistoren PT1 bis PT3 abgeschaltet. Anschließend werden beide Adressensignale AiR und AjR gesetzt, wodurch das Wortleitungs-Freigabesignal XVLD freigegeben wird oder auf einen hohen (H)-Pegel gesetzt wird.
Bei normaler Betriebsbedingung verbleibt das Wortleitungs- Sperrsignal gesperrt oder auf dem hohen Pegel gesetzt. Werden die Adressensignale AiR und AjR gesetzt, und ist das Wortleitungs-Freigabesignal XVLD freigegeben, so sind die Ausgangsgröße der NAND-Schaltung NA2 und diejenigen des dritten Inverters IV3 gesetzt oder definiert. Im selben Zeitpunkt steigt das Ausgangssignal des ersten Inverters IV1 auf den hohen Pegel, wodurch eine angehobene Spannung, die höher als das Energieversorgungspotential Vcc ist, bei dem Spannungsboostknoten BN erzeugt. Die angehobene Spannung wird der Flip-Flop-Schaltung FF zugeführt, und ebenso dem zweiten Inverter IV2. Der zweite Inverter IV2 erzeugt ein Wortleitungs-Treibersignal WDRVk ausgehend von der angehobenen Spannung. Das derart erzeugte Singal WDRVk wird einer (nicht gezeigten) Wortleitung Wlk zugeführt.
Während des Aussonderungsversuchs bei dem DRAM-Speicher verbleibt das Wortleitungs-Sperrsignal freigegeben oder auf dem niedrigen Pegel gesetzt. Das Ausgangssignal des ersten Inverters IV1 liegt deshalb auf dem niedrigen Pegel. Somit verbleibt der Spannungsboostknoten BN auf dem Energieversorgungspotential Vcc. Die Flip-Flop-Schaltung FF und der zweite Inverter IV2 werden unter Einsatz des Energieversorgungspotentials als Betriebsspannung betrieben. Das Ausgangssignal der Flip-Flop-Schaltung FF, d.h. das Eingangssignal des zweiten Inverters IV2, steigt auf den hohen Pegel, da die Vierfacheingang-NAND-Schaltung NA2 das Ausgangssignal mit hohem Pegel der Flip-Flop-Schaltung FF zuführt. Im Ergebnis fällt das Ausgangssignal des zweiten Inverters IV, d.h. das Wortleitungs-Treibersignal WDRVk auf den niedrigen Pegel, und die Wortleitung Wlk wird nicht ausgewählt.
Derjenige Abschnitt des DRAM-Speichers und der in Fig. 2 gezeigt ist, weist eine Vorrichtung zum selektiven und reversiblen Verändern des Potentials auf, das der Wortleitungs-Treiberschaltung 12 zugeordnet ist. Die Potentialveränderungsvorrichtung funktioniert derart, daß während des Aussonderungsversuchs bei dem DRAM-Speicher keine Wörtleitungen während des Aussonderungsversuches bei dem DRAM-Speicher ausgewählt werden, und die der Wortleitungs- Treiberschaltung 12 zugeführte Spannung verbleibt die gleiche wie das Energieversorgungspotential Vcc, das an dem anderen Schaltungsblock 13 anliegt. In anderen Worten ausgedrückt, verbleibt die an den Wortleitungen anliegende Spannung nicht höher als die Spannung, die allen anderen Schaltungselementen zugeführt wird. Somit muß die Aussonderungsspannung nicht niedrig genug sein, um die Transfergates der Speicherzellen nicht zu brechen, an denen eine erhöhte Spannung anliegt, oder um nicht den Verbindungsdurchbruch derjenigen Knoten zu bewirken, an denen die erhöhte Spannung anliegt. Die sich von den Transfergates unterscheidenden Schaltungselernente lassen sich somit mit einer Spannung einem Aussonderungsversuch unterziehen, die höher als bei üblichen DRAM-Speichern ist. Somit können die Defekte, die gegebenenfalls in den sich von den Transfergates unterscheidenden Schaltungselementen vorliegen, innerhalb einer kurzen Zeitperiodendauer detektiert werden, wodurch die Aussonderungsversuchzeit des DRAM-Speichers auf einen sehr kurzen Wert verkürzt wird.
Weist der in Fig. 1 gezeigte DRAM-Speicher einen solchen Entwurf auf, daß das für den Aussonderungsversuch an den Gate-Isolierfilmen der MOS-Transistoren angelegte elektrische Feld intensiver ist, beispielsweise um 1 MV/cm, und daß die Gate-Isolierfilme eine Dicke von 200 Å aufweisen, so ist das Energieversorgungspotential Vcc 2 V höher als das bei üblichen DRAM-Speichern mit MOS-Transistoren, deren Gate- Isolierfilme dieselbe Dicke aufweisen, eingesetzte Energieversorgungspotential.
Gemäß 1985 IRPS, 23. Annual Proceedings, Seiten 1-5, wird dann, wenn das an den Gate-Isolierfilmen mit einer Dicke von (200 Å) bei einer Temperatur von ungefähr 125º anliegende elektrische Feld um 1 MV/cm intensiviert wird, die Aussonderungszeit um das ungfähr 1000-fache reduziert. Üblicherweise sind 24 Stunden bis 48 Stunden zum Abschließen des Aussonderungsvorgangs bei DRAM-Speichern erforderlich, wohingehend lediglich 1,5 bis 3 Minuten zum Durchführen des Aussonderungsversuchs bei dem in Fig. 1 gezeigten DRAM- Speicher ausreichend sind, bei dem sich ein um 1 MV/cm verstärktes elektrisches Feld den Gate-Isolierfilmen der MOS- Transistoren zugeführt werden kann. Offensichtlich läßt sich der Aussonderungsversuch bei dem in Fig. 1 gezeigten DRAM- Speicher ungefähr 1000 mal schneller als bei den üblichen DRAM-Speichern durchführen.
Die Fig. 4 und 5 zeigen Schaltbilder jeweils zum Darstellen einer Modifizierung der in Fig. 2 dargestellten Schaltung. Jede Schaltung ist so entworfen, daß die Wortleitungspotential-Boostschaltung 11 (in Fig. 1 gezeigt) während des Aussonderungsversuchs des RAM-Speichers geschaltet ist, und die der (ebenfalls in Fig. 1 gezeigten) Wortleitungs-Treiberschaltung 12 zugeführte Spannung verbleibt somit während des Aussonderungsversuchs bei dem DRAM-Speicher auf denselben Wert wie das Energieversorgungspotential Vcc, das dem anderen (in Fig. 1 gezeigten) Schaltungsblock 13 zugeführt wird.
Die in Fig. 4 gezeigte Schaltung ist rnit Ausnahme von vier Aspekten identisch zu der in Fig. 2 gezeigten Schaltung. Zunächst wird anstelle der zwei Eingangs-NAND-Schaltung NA1 ein Inverter IV4 eingesetzt, zum Empfangen des Wortleitungs- Freigabesteuerungssignals IVLD. Zweitens ist eine NAND- Schaltung mit drei Eingängen NA3 anstelle der NAND-Schaltung mit vier Eingängen NA2 aufgenommen, zum Empfangen des Wortleitungs-Freigabesignals XVLD, des Adressensignals AiR und des Adressensignals AjR. Drittens ist ein Unschalt-N- Kanal-MOS-Transistor ST1 zwischen dem Vcc-Knoten und den Spannungs-Boostknoten BN eingekoppelt. Viertens wird ein Wortleitungs-Boostsperrsignal WLBD dem Gate des Umschalttransistors ST1 zugeführt.
Der Betrieb der in Fig. 4 gezeigten Schaltung wird nun beschrieben. Fällt das Vorladesignal PRE auf den niedrigen Pegel, so werden die Vorladetransistoren PT1 bis PT3 abgeschaltet. Anschließend werden beide Adressensignale AiR und AjR gesetzt, wodurch das Wortleitung-Freigabesignal XVLD freigegeben wird oder auf einen hohen Pegel (H)-Pegel gesetzt wird.
Bei einem normalen Betriebszustand verbleibt das Wortleitungs-Boostsperrsignal WLBD gesperrt oder auf einem niedrigen Pegel gesetzt. Somit ist der Umschalt-Transistor ST1 ausgeschaltet. Sind beide Adressensignale AiR und AjR gesetzt und ist das Wortleitungs-Freigabesignal ISVLD freigegeben, so steigen das Ausgangssignal der NAND-Schaltung mit drei Eingängen NA3 und dasjenige des Inverters IV3 auf den hohen Pegel. Im Ergebnis wird eine angehobene Spannung, die höher als das Energieversorgungspotential Vcc ist, bei dem Spannungsboostknogen BN erzeugt. Die angehobene Spannung wird der Flip-Flop-Schaltung FF zugeführt, und ebenso dem zweiten Inverter IV2.
Während des Aussonderungsversuchs bei dem DRAM-Speicher verbleibt das Wortleitungs-Boostsperrsignal WLBD aktiviert oder bei einem Pegel gesetzt, der höher als Vcc+Vth ist, derart, daß Vth die Schwellwertspannung des Unschalt- Transistors ST1 darstellt. Somit wird der Umschalt-Transistor ST1 angeschaltet, und der Spannungsboostknoten wird auf das Energieversorgungspotential Vcc gesetzt. Somit wird selbst dann, wenn der Ausgang des ersten Inverters IV1 auf den hohen Pegel ansteigt, die gesamte Ladung zurück zu dem Vcc-Anschluß zugeführt. Die Flip-Flop-Schaltung FF und der zweite Inverter IV2 werden unter Einsatz des Energieversorgungspotentials Vcc als Betriebsspannung betrieben. Die Flip-Flop-Schaltung FF wird von dem Ausgangssignal der NAND-Schaltung nit drei Eingängen NA3 und dem Ausgangssignal des dritten Inverters IV3 betrieben. Das Ausgangssignal der Flip-Flop-Schaltung Ff wird durch den zweiten Inverter IV3 invertiert. Das Ausgangssignal des Inverters IV3 treibt die Wortleitung WL (in Fig. 1 gezeigt).
Die in Fig. 5 gezeigte Schaltung ist identisch zu der in Fig. 4 gezeigten Schaltung, unter Ausnahme von lediglich zwei Aspekten. Erstens wird ein Schalt-N-Kanal-MOS-Transistor ST2 anstelle des Umschalt-Transistors ST1 (Fig. 4) eingesetzt und er ist parallel zu der Spannungsboostkapazität C gekoppelt. Zweitens wird das Wortleitungs-Boostssperrsignal WLDB dem Gate des Umschalt-Transistors ST2 zugeführt.
Die in Fig. 5 gezeigte Schaltung wird in nahezu derselben Weise wie die in Fig. 4 gezeigte Schaltung betrieben, und deren Betrieb wird nun nachfolgend hier beschrieben.
Der DRAM-Speicher mit der in Fig. 4 oder in Fig. 5 gezeigten Schaltung enthält auch eine Vorrichtung zum selektiven und reversiblen Verändern des Potentials, das der Wortleitungs- Treiberschaltung 12 zugeordnet ist. Die Potentialveränderungsvorrichtung sperrt die Wortleitungs- Potentialboostschaltung 11 (Fig. 1), während des Aussonderungsversuchs des DRAM-Speichers derart, daß die der Wortleitungs-Treiberschaltung 12 zugeführte Spannung genauso verbleibt, wie das Energieversorgungspotential Vcc, das an dem anderen Schaltungsblock 13 anliegt, obgleich die Wortleitungen ausgewählt sind. In anderen Worten ausgedrückt verbleibt während des Aussonderungsversuchs bei dem DRAM- Speicher die an den Wortleitungen anliegende Spannung nicht höher als die Spannung, die an den anderen Schaltungselementen anliegt. Präziser werden die Wortleitungen WL auf ein Potential von Vcc-Vth gesetzt (Vth ist die Schwellwertspannung des MOS-Transistors), und zwar während des Aussonderungsversuchs des DRAM-Speichers. Demnach läßt sich der DRAM-Speicher mit der in Fig. 4 oder in Fig. 5 gezeigten Schaltung innerhalb einer kurzen Zeitdauer einem Aussonderungsversuch unterziehen.
Die vorliegenden Erfindung läßt sich bei einem anderen Typ eines DRAM-Speichers einsetzen, bei dem sich ein Potential, das spezifischen Elementen zugeordnet ist, die sich von den Wortleitungen unterscheiden, selektiv und reversibel veränderbar ist, derart, daß sich das Potential in großem Umfang von den Potentialen unterscheidet, die den anderen Schaltungselementen zugeordnet sind, und es läßt sich selektiv und reversibel verändern. Die Fig. 6 zeigt einen Ausgangspuffer vom bekannten Typ und eine Spannungsboostschaltung zum Zuführen einer erhöhten Spannung zu dem Ausgangspuffer, die beide in einem DRAM-Speicher enthalten sind, der die zweite Ausführungsform der Erfindung darstellt. Während dem normalen Betrieb dieses DRAM-Speichers werden die Wortleitungen und der Ausgangspuffer mit der erhöhten Spannung getrieben, wohingehend die anderen Schaltungselemente mit einem Potential getrieben werden, das niedriger als die erhöhte Spannung ist, so daß die Wörtleitungen ausgewählt werden.
Die in Fig. 6 gezeigte Schaltung enthält eine Vorrichtung zum selektiven und reversiblen Verändern des dem Ausgangspuffer zugeordneten Potentials. Wie in Fig. 6 gezeigt ist, enthält die Schaltung P-Kanal-MOS-Transistoren P1 und P2, N-Kanal- MOS-Transistoren N1 bis N13 und eine Spannungsboostkapazität C. Der N-Kanal-MOS-Transistor N13, der ein Boostsperrtransistor ist, ist parallel zu dem N-Kanal-MOS- Transistor N7 angeschlossen, der mit einem Ende der Kapazität C gekoppelt ist, die in dem Ausgangspuffer enthalten ist und als Spannungsboostelement eingesetzt wird. Ein Boostsperrsignal BD wird dem Gate des N-Kanal-MOS-Transistors N13 zugeführt. Das bei dem Spannungsboostknoten BN erhaltene Ausgangssignal der Spannungsboostschaltung wird dem Ausgangspuffer vom bekannten Typ zugeführt.
Der Betrieb der in Fig. 6 gezeigten Schaltung wird nun beschrieben.
Während normaler Betriebsbedingungen verbleibt das Signal BD auf einem niedrigen Pegel und der Transistor N13 ist abgeschaltet. Somit kann die Spannungsboostschaltung ihre Funktion erfüllen. Ist das Eingangssignal H auf dem niedrigen Pegel und das Ausgangssignal φH auf dem niedrigen Pegel, so ist auch das Eingangssignal φL des Ausgangspuffers auf dem niedrigen Pegel. In diesem Fall weisen die Daten Dout, die von dem Ausgangspuffer ausgegeben werden, den Wert von "1" auf. Befindet sich das Eingangssignal H auf dem hohen Pegel und das Ausgangssignal φH auf dem niedrigen Pegel, so liegt das Eingangssignal φL des Ausgangspuffers auf dem hohen Pegel. In diesem Fall weisen die an dem Ausgangspuffer ausgegebenen Daten Dout einen Wert von "0" auf. Ferner liegt dann, wenn das Eingangssignal H auf dem hohen Pegel liegt und das Ausgangssignal φH auf dem niedrigen Pegel liegt, das Eingangssignal φL des Ausgangspuffers ebenso auf dem niedrigen Pegel. In diesem Fall befinden sich die durch den Ausgangspuffer ausgegebenen Daten Dout auf einer hohen Impedanz.
Andererseits wird während des Aussonderungsversuchs des DRAM- Speichers das Signal BD auf einen Pegel angehoben, der höher als Vcc+Vth ist, derart, daß Vth die Schwellwertspannung des Transistors N13 ist. Demnach wird dann, wenn die Spannung des Spannungsboostknoten BN mittels der Spannungsboostkapazität C angehoben wird, die Ladung von dem Knoten BN zu dem Vcc- Knoten über den Transistor N13 und dem P-Kanal-Transistor P1 bei der Eingangsstufe übertragen. Das Signal φH kann nicht länger angehoben sein.
Die Fig. 7 zeigt eine Modifikation der in Fig. 6 gezeigten Schaltung. Diese Schaltung ist durch den Einsatz eines P- Kanal-MOS-Transistors P3 charakterisiert, der als Boostsperrtransistor funktioniert. Der Transistor P3 ist zwischen dem Vcc-Knoten und dem N-Kanal-Transistor N9 angeschlossen, der mit dem anderen Ende der Spannungsboostkapazität C gekoppelt ist. Ein Boostsperrsignal BD wird dem Gate des P-Kanal-MOS-Transistors P3 zugeführt. Das bei dem Spannungsboostknoten BN der Spannungsboostschaltung erhaltene Ausgangssignal wird dem Ausgangspuffer vom bekannten Typ zugeführt.
Der Betrieb der in Fig. 7 gezeigten Schaltung wird nun erläutert.
Bei einem normalen Betriebszustand befindet sich das Signal BD auf einem niedrigen Pegel, wodurch der Transistor P3 angeschaltet bleibt. Demnach kann die Spannungsboostschaltung die Spannung in derselben Weise anheben, wie es ihre Aquivalente in der in Fig. 6 gezeigten Schaltung tut. Während dem Aussonderungsversuch des DRAM-Speichers wird das Signal BD auf den Vcc-Pegel gesetzt, wodurch der Transistor P3 abgeschaltet bleibt. Die Spannungsboostkapazität kann nicht länger Ladung akkumulieren, und das Signal φH läßt sich überhaupt nicht anheben.
Anhand der obigen Ausführungen ist zu erkennen, daß während der Zeit, in der bei dem DRAM-Speicher entweder die Schaltung nach Fig. 6 oder die Schaltung nach Fig. 7 einem Aussonderungsversuch unterzogen wird, die Spannungsboostschaltung gesperrt ist, so daß die dem Ausgangspuffer zugeführte Treiberspannung gleich dem Stromversorgungspotential Vcc ist, das an den anderen Schaltungen des DRAM-Speichers anliegt. In anderen Worten ausgedrückt, können keine Spannungen höher als das Energieversorgungspotential Vcc dem Ausgangspuffer während dem Aussonderungsversuch bei dem DRAM-Speicher zugeführt werden.
Fig. 8 zeigt einen Teil eines DRAM-Speichers gemäß dieser Erfindung. Dieser DRAM-Speicher ist ähnlich zu dem Halbleiterspeicher, der in der US-Patentanmeldung Nr. 544,614 offenbart ist, die mit der Nummer US 5 258 954 veröffentlicht ist. Sie enthält eine Vorrichtung zum elektrischen Entkoppeln der Wortleitungen von einer Wortleitungs-Boostschaltung oder von einer Wortleitungs-Treiberschaltung. Während des Aussonderungsversuchs bei dem DRAM-Speicher wird eine Spannungsbeanspruchung auf die Wortleitungen ausgeübt, unabhängig von der Spannungsbeanspruchung, die auf die anderen Schaltungselemente augeübt wird.
Wie anhand von Fig. 8 evident ist, enthält die Schaltung einesn MOS-Transistor 51, eine Kapazität 52, eine Bitleitung BL1, einen Bitleitungs-Vorlade-MOS-Transistor 53, eine Bitleitungs-Vorlade-Energieversorgungsleitung 54, ein Pad 55, Wortleitungen WL1, WL3, ..., Wortleitungs-Auswahl-MOS- Transistoren 561, 562, ..., ein Pad 57, eine Wortleitungs- Potential-Boostschaltung 58 und einen Übertragungsgate-MOS- Transistor 59.
Der Transistor 51 und die Kapazität 52 bilden eine Speicherzelle. Das Pad 55 ist mit der Bitleitungs-Vorlade- Energieversorgungsleitung 54 gekoppelt und wird in einem normalen Betriebszustand des DRAM-Speichers nicht benützt. Die Wortleitungsauswahl-MOS-Transistoren 561, 562 sind bei einem ersten Ende jeweils mit den Wortleitungen WL1, WL2 verbunden, und bei dem zweiten Ende miteinander verbunden. Die Gates dieser Transistoren 561, 562, ..., sind zum Empfangen dekodierter Adressensignale verbunden. Das Pad 57 ist mit dem zweiten Ende jedes Wortleitungs-Auswahl-MOS- Transistors 561, 562, ... verbunden, und es wird in der normalen Betriebsbedingung des DRAM-Speichers nicht benützt. Der Transfergate-MOS-Transistor 59 ist auf der einen Seite zwischen der Wortleitungs-Potential-Boostschaltung 58 angeschlossen, und an den zweiten Enden der MOS-Transistoren 561, 562, ... .
Während des Betriebs wird ein Kapazitätsplattenpotential VPL der ersten Elektrode der Kapazität 52 zugeführt, ein Vorladesignal φPRE wird dem Gate des Bitleitungsvorlade-MOS- Transistors 53 zugeführt, ein Spannungsboostsignal φBOOST wird dem Drain des Transfergate-MOS-Transistors 59 über eine Kapazität zugeführt und ein Transfergate-Steuersignal φON wird dem Gate des Transfergate-MOS-Transistors 59 zugeführt.
Der Betrieb der in Fig. 8 gzeigten Schaltung wird nun erläutert.
Bei den normalen Betriebsbedingungen des DRAM-Speichers wird der Transfergate-MOS-Transistor 59 angeschaltet, und die Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... sind selektiv in Übereinstimmung mit den dekodierten Adreßsignalen angeschaltet. Für den Aussonderungsversuch des DRAM- Speichers, der sich immer noch auf dem Wafer befindet, zusammen mit anderen identsichen DRAM-Speichern, wird der MOS-Transistor 59 abgeschaltet, und die Wortleitungen werden elektrisch von der Wortleitungs-Potentialboostschaltung 58 abgetrennt, alle Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... werden angeschaltet, und eine gewünschte Beanspruchungsspannung wird extern dem Pad 57 zugeführt. Demnach lassen sich alle Wortleitungen WL1, WL2, ... mittels der Wortleitungs-Auswahl-MOS-Transistoren 561, 562, ... treiben. Während des Treibens der Wortleitungen WL1, WL2, ... läßt sich der MOS-Transistor 53 anschalten, so daß eine gewünschte Spannung (beispielsweise das Massepotential Vss) dem Pad 55 zugeführt wird, damit eine gewünschte Spannung der Bitleitung BL1 zugeführt wird.
Die Fig. 9 zeigt einen Teil eines DRAM-Speichers gemäß der Erfindung. Dieser DRAM-Speicher ist ähnlich zu einem der Halbleiterspeicher, die in der US-Patentanmeldung Nr. 544 614 offenbart sind, veröffentlicht mit der Nummer US 5 258 895. Die in Fig. 9 gezeigte Schaltung ist durch zwei Aspekte gekennzeichnet. Erstens enthält sie eine Vorrichtung zum selektiven Zuführen eines Potentials zu den Wortleitungen. Zweitens wird während des Aussonderungsversuchs des DRAM- Speichers eine Beanspruchungsspannung den Wortleitungen zugeführt, unabhängig von der Beanspruchungsspannung, die den anderen Schaltungselementen zugeführt wird.
Die in Fig. 9 gezeigte Schaltung enthält einen MOS-Transistor 51, eine Kapazität 52, eine Bitleitung BL1, einen Bitleitungs-Vorlade-MOS-Transistor 53, eine Bitleitungs- Vorlade-Energieversorgungsleitung 54, ein Pad 55, Wortleitungen WL1, WL2, MOS-Transistoren 811, 812, ..., ein Pad 82, ein Pad 83.
Der Transistor 51 und die Kapazität 52 bilden eine Speicherzelle. Das Pad 55 ist mit einer Leitung 54 verbunden und es wird bei einer normalen Betriebsbedingung des DRAM- Speichers nicht benützt. Bei den MOS-Transistoren 811, 812, ... sind deren Source-Elektroden jeweils mit den Wortleitungen WL1, WL2, ... verbunden, deren Gates sind zusammen und mit dem Pad 82 verbunden und deren Drainelektroden sind zusammen und mit dem Pad 83 verbunden. Das Pad 82 wird bei der normalen Betriebsbedingung des DRAM- Speichers nicht benützt. In ählicher Weise wird das Pad 83 bei der normalen Betriebsbedingung des DRAM-Speichers nicht benützt. Das Pad 83 ist zum Zuführen einer Beanspruchungsspannung zu den Wortleitungen WL1, WL2, ... vorgesehen.
Nun wird der Betrieb der in Fig. 9 gezeigten Schaltung erläutert.
Bei der normalen Betriebsbedingung des DRAM-Speichers treibt eine (nicht gezeigte) Wortleitungs-Auswahlschaltung ein (ebenfalls nicht gezeigtes) Transfergate in Übereinstimmung mit den Wortleitungs-Auswahlsignalen, die durch Decodierung eines Adreßsignals erzeugt werden. Im Ergebnis werden einige der Transfergates 811, 812, ... getrieben, wodurch die Wortleitungen ausgewählt werden, die mit den derart getriebenen Transfergates verbunden sind.
Für die Auswahluntersuchung des DRAM-Speichers, der sich noch auf einem Wafer befindet, zusammen mit vielen identischen DRAM-Speichern, werden sämtliche Schaltungselemente mit Ausnahme der Wortleitungen WL1, WL2, ... gesperrt, und eine gewünschte Beanspruchungsspannung wird extern den Wortleitungen WL1, WL2, über das Pad 83 zugeführt. In anderen Worten ausgedrückt, wird eine Beanspruchungsspannung VST dem Pad 83 zugeführt, und eine Gate-Steuerspannung VG, die höher als VST+Vth ist (derart, daß Vth die Schwellwertspannung der MOS-Transistoren 811, 812, ... ist), während keine Betriebsenergie dem DRAM-Speicher zugeführt wird, wodurch die MOS-Transistoren 811, 812, ... angeschaltet sind.
Bei dem DRAM-Speicher mit der in Fig. 8 gezeigten Schaltung oder der in Fig. 9 gezeigten Schaltung ist es möglich, zu vermeiden, daß die Wortleitungen auf ein Potential gesetzt sind, die höher als die Spannung ist, die beliebigen anderen Schaltungselementen zugeführt wird. Somit lassen sich die Schaltungselemente, die sich von den Wortleitungen unterscheiden, einem Aussonderungsversuch dadurch unterziehen daß eine Spannung eingesetzt wird, die höher ist als bei dem üblichen DRAM-Speicher. Die Wortleitungen können einem Aussonderungsversuch unterzogen werden, unabhängig von den anderen Schaltungselementen. Eine Gleichspannungs- Beanspruchungsspannung läßt sich somit sämtlichen Wortleitungen zur gleichen Zeit zuführen (d.h., mehrere Wortleitungen, als sie während des normalen DRAM-Betriebs ausgewählt sind). Der Aussonderungsversuch für die Wortleitungen dauert lediglich 1,5 bis 3 Minuten. Weiterhin werden für den Aussonderungsversuch bei allen anderen Schaltungselementen lediglich 1,5 bis 3 Minuten benötigt, wie bei dem DRAM-Speicher mit der in Fig. 2 gezeigten Schaltung.
Somit erfordert der Aussonderungsversuch für den DRAM- Speicher mit der Schaltung nach Fig. 8 oder Fig. 9 ungefähr 3 bis 6 Minuten. Es ist offensichtlich, daß sich der Aussonderungsversuch bei dem DRAM-Speicher erheblich schneller als bei üblichen DRAM-Speichern durchführen läßt, bei denen der Aussonderungsversuch während 24 bis 48 Stunden durchzuführen ist. Da die Aussonderungszeit für den DRAM- Speicher mit der Schaltung nach Fig. 8 oder Fig. 9 lediglich 3 bis 6 Minuten erfordert, läßt sich der Aussonderungsversuch bei dem DRAM-Speicher durchführen, und zwar zusammen mit anderen identischen DRAM-Speichern, die auf demselben Wafer gebildet sind, mittels eines Probenelements oder einer Probenkarte.
Halbleitereinrichtungen, die in den Schutzbereich der Erfindung fallen, lassen sich in die folgenden Typen klassifizieren, in Übereinstimmung mit den Potentialen, die den Schaltungsblöcken jeder Einrichtung zugeordnet sind. Der erste Typ ist einer, bei dem ein externes Energieversorgungspotential einigen der Schaltungsblöcken zugeordnet ist und ein höheres Potential, das durch internes Boosten des Energieversorgungspotentials erhalten wird, den verbleibenden Schaltungsblöcken zugeordnet wird. Der zweite Typ ist einer, bei dem ein externes Energieversorgungspotential einigen der Schaltungsblöcke zugeordnet ist, und ein niedrigeres Potential, das durch internes Absenken des Energieversorgungspotentials erhalten wird, den anderen Schaltungsblöcken zugeordnet wird. Der dritte Typ ist einer, bei dem ein internes Energieversorgungspotential, das durch internes Absenken eines extern zugeführten Energieversorgungspotentials erhalten wird, einigen der Schaltungsblöcke zugeordnet wird, und ein höheres Potential, das durch Boosten des internen Energieversorgungspotentials erhalten wird, den anderen Schaltungsblöcken zugeordnet wird. Der vierte Typ ist einer, bei dem ein internes Energieversorgungspotential, das durch internes Absenken eines extern zugeführten Energieversorgungspotentials erhalten wird, einigen der Schaltungsblöcke zugeordnet wird, und eine niedrigere Spannung, die durch internes Absenken des internen Energieversorgungspotentials, der anderen Schaltung zugeordnet wird.
Die Fig. 10 zeigt schematisch einen DRAM-Speicher gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, die vom zweiten Typ der oben definierten Halbleitereinrichtung ist.
Dieser DRAM-Speicher enthält mehrere Schaltungsblöcke, denen zahlreiche Potentiale einschließlich zumindest eines intern abgesenkten Potentials zugeordnet sind, und eine Vorrichtung zum selektiven und reversiblen Verändern des Potentials, das den Schaltungsblöcken zugeordnet wird. Wie in Fig. 10 gezeigt, enthält dieser DRAM-Speicher eine Spannungsabsenkungsschaltung 101, eine Wortleitungs- Treiberschaltung 102, einen Schaltungsblock 103 und eine Wortleitung WL. Ein Energieversorgungspotential Vcc wird der Spannungsabsenkschaltung 101 zugeführt, und ebenso der Wörtleitungs-Treiberschaltung 102. Das Ausgangssignal der Spannungsabsenkschaltung 101 wird dem Schaltungsblock 103 zugeführt. Ein Spannungsabsenk-Freigabe/Sperrsignal wird bei der Spannungsabsenkschaltung 101 eingegeben. In Übereinstimmung mit diesem Signal führt die Schaltung 101 entweder das Potential Vcc oder eine Spannung niedriger als das Potential Vcc dem Schaltungsblock 103 zu.
Bei der normalen Betriebsbedingung des in Fig. 10 gezeigten DRAM-Speichers liegt das Spannungsabsenk-Freigabe/Sperrsignal auf einem hohen Pegel, wodurch die Schaltung 101 das Energieversorgungspotential Vcc der Wortleitungs- Treiberschaltung 102 zuführt und die niedrigere Spannung dem Schaltungsblock 103. Während des Aussonderungsvorgangs des DRAM-Speichers befindet sich das Signal auf einem niedrigen Pegel, wodurch die Schaltung 102 das Energieversorgungspotential Vcc sowohl der Wortleitungs- Treiberschaltung 102 als auch dem Schaltungsblock 103 zuführt.
Bei der vorliegenden Erfindung lassen sich vier Vorrichtungen einsetzen, um den DRAM-Speicher mit Aussonderungssignalen zu versorgen, beispielsweise ein Wortleitungs-Sperrsignal , ein Wortleitungs-Boostsperrsignal WLBD und ein Boostsperrsignal BD. Die Signalzuführvorrichtung wird beschrieben.
Die erste Signalzuführvorrichtung führt die Aussonderungssignale dem DRAM-Speicher zu, der immer noch auf einem Wafer ausgebildet ist, zusammen mit vielen anderen identischen DRAM-Speichern, und zwar über ein Aussonderungssignal-Pad, das auf dem DRAM-Chip gebildet ist, oder zu dem bereits aus einem Wafer ausgeschnittenen und gepackten DRAM-Speicher über Aussonderungssignalanschlüsse.
Die zweite Signalzuführvorrichtung wird bei einem 4Mb-DRAM- Speicher eingesetzt. Sie erzeugt Aussonderungssignale auf dem DRAM-Chip in Ansprechen auf den Adressenschlüsselcode, der den WCBR-(WE- und CAS- vor RAS) -Modus bestimmt, so wie er in JEDEC definiert ist (Joint Electron Devices Engineering Council). Insbesondere führt diese Signalzuführvorrichtung die Aussonderungssignale dem DRAM-Speicher zu, wenn das RAS (Row Adress Strobe)-Signal freigebeben ist, nachdem das WE-(Write enable)-Signal und das CAS-(Column-Address-Strobe)- Signal gesperrt sind, so daß sich der DRAM-Speicher testen
Die dritte Signalzuführvorrichtung enthält eine Schaltung zum Detektieren der Tatsache, ob Signale extern bei den Anschlüssen eines DRAM-Speichers eingegeben sind oder nicht, und zwar in einer Reihenfolge, in der diese Signale nicht bei der normalen Betriebsbedingung des DRAM-Speichers eingegeben werden sollten. Das durch diese Detektorschaltung ausgegebene Signal wird als ein Aussonderungssignal verwendet.
Die vierte Signalzuführvorrichtung enthält eine Schaltung zum Detektieren der Tatsache, ob Signale, die in dem normalen Betrieb eines DRAM-Speichers nicht benützt werden sollen (beispielsweise eine 7V-Signal in dem Fall, in dem das Energieversorgungspotential Vcc 5 V beträgt), extern zu den Anschlüssen des DRAM-Speichers zugeführt wurden oder nicht. Das durch diese Detektorschaltung ausgegebene Signal wird als ein Aussonderungssignal benützt.
Die Fig. 11 zeigt ein Beispiel der vierten Signalzuführvorrichtung, präziser eine Dreiwert- Steuerschaltung zum Detektieren, daß eine Spannung höher als ein festgelegter Wert an einen Adressenanschluß 111 für das signifikanteste Bit angelegt wurde.
Wie in Fig. 11 gezeigt, enthält diese Steuerschaltung zwei P- Kanal-MOS-Transistoren P1 und P2 und einen N-Kanal-MOS- Transistor N1, und zwar in Serienschaltung gekoppelt, unter Ausbildung einer Serienschaltung, die zwischen dem Adressenanschluß 111 und dem Massepotential Vss angeschlossen ist. Das Gate und das Drain des Transistors P1 sind miteinander gekoppelt. Ein Energieversorgungspotential Vcc wird den Gates der Transistoren P2 und N1 zugeführt. Die Steuerschaltung enthält ferner einen Inverter IV, der mit dem Knoten der Transistoren P2 und N1 verbunden ist.
Liegt ein Hochpegelpotential (Vcc) oder ein Niedrigpegelpotential (Vss) an dem Adressenanschluß 111 an, so sind die Transistoren P1 und N1 jeweils ab- und angeschaltet. Nun, da der Transistor N1 angeschaltet ist, befindet sich das Potential bei dem Eingangsknoten des Inverters IV auf dem niedrigen Pegel. Das durch den Inverter IV ausgegebene Aussonderungssignal ist demnach zu dem hohen Pegel bestimmt (d.h., dem Sperrpegel).
Wird eine Steuerspannung Vcc+2Vthp (Vthp: Schwellwertspannung des P-Kanal-MOS-Transistors P1), d.h. eine Spannung höher als Vcc, dem Adressenanschluß 111 zugeführt, so ist der Transistor P1 angeschaltet, wodurch das Potential an dem Eingangsknoten des Inverters IV über Vcc ansteigt. Als Ergebnis hiervon wird das durch den Inverter IV ausgegebene Aussonderungssignal auf den niedrigeren Pegel gesetzt (d.h., dem Freigabepegel).
Zahlreiche Ausführungsformen der Erfindung wurden beschrieben, unter Bezug auf die beiliegende Zeichnung. Nichts desto trotz ist die Erfindung nicht auf diese Ausführungsformen begrenzt. Vielmehr sind zahlreiche Anderungen und Modifikationen innerhalb des Schutzbereichs nöglich, wie er durch die angefügten Patenansprüche definiert ist.

Claims

1. Dynamische Halbleiterspeichereinrichtung, enthaltend:

a) mehrere Schaltungselemente mit Speicherzellen, die mit Wortleitungen (WL) über Transfertransistoren verbunden sind, und

b) eine Wortleitungs-Boostsvorrichtung (111) zur Anhebung von Wortleitungspotentialen während des normalen Betriebs,

dadurch gekennzeichnet, daß

c) die Wortleitungs-Boostvorrichtung (11) so ausgebildet ist, daß sie während eines Aussonderungsbetriebs durch ein Sperrsignal gesperrt ist, in dem ein Beanspruchungspotential höher als das normale Versorgungspotential der dynamischen Halbleiterspeichereinrichtung zugefuhrt ist.

2. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Schaltungselementen zugeführten Potentiale ein Potential enthalten, das extern zugeführt ist, und ein Potential, das intern durch Anheben der extern zugeführten Potentiale erzeugt ist.

3. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Schaltungselementen zugeführten Potentiale ein Potential enthalten, das extern zugeführt ist, und ein Potential, das intern durch Absenken des extern zugeführten Potentials erzeugt ist.

4. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Schaltungselementen zugeführten Potentiale ein Energieversorgungspotential enthalten, das intern durch Absenken eines extern zugeführten Energieversorgungspotentials erzeugt ist, sowie ein Potential, das intern durch Boosten des internen Energieversorgungspotentials erzeugt ist.

5. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die den Schaltungselementen zugeführten Potentiale ein Energieversorgungspotential enthalten, das intern durch Absenken eines extern zugeführten Energieversorgungspotentials erzeugt ist, sowie ein Potential, das intern durch Absenken des internen Energieversorgungspotentials erzeugt ist.

6. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungs- Boostvorrichtung (11) durch ein Signal, empfangen über einen Anschluß (21) aktiviert ist.

7. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungs-Boostvorrichtung (11) durch Signale aktiviert ist, die bei Anschlüssen (111) eingegeben sind, die bei der normalen Betriebsbedingung eingesetzt sind, wodurch die Signale in einer Reihenfolge empfangen sind, die sich von der Reihenfolge unterscheidet, gemäß der Signale während der normalen Betriebsbedingung empfangen sind.

8. Dynamische Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungs- Boostvorrichtung (11) aktiviert ist, wenn ein Signal einer Spannungsschwankung bei einem vorgegebenen Anschluß (111) eingegeben wird, das außerhalb eines Signalbereichs liegt, der während des Normalbetriebs eingesetzt ist.

9. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sie eine DRAM-Speichereinrichtung ist, mit einem weiteren Schaltungsblock (13) und einer Wortleitungs- Treiberschaltung (12) zum Treiben der Wortleitungen (WL), derart, daß ein erstes Potential der Wortleitungs- Treiberschaltung (12) zugeführt ist und daß ein zweites Potential dem Schaltungsblock (13) zugeführt ist.

10. Dynamische Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß sie ferner eine Ausgangspufferschaltung enthält und daß das erste Potential der Ausgangspufferschaltung zugeführt ist.

11. Dynamische Halbleiterspeichereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß durch die Wortleitungs- Boostschaltung (11) das erste Potential selektiv und reversibel auf denselben Wert wie das zweite Potential festlegbar ist.

12. Dynamische Halbleiterspeichereinrichtung nach einen der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sie eine DRAM-Speichereinrichtung ist, enthaltend eine Wortleitungs-Treiberschaltung (12) zum Treiben der Wortleitungen (WL), sowie eine Vorrichtung (59) zum elektrischen Abkoppeln der Wortleitung (WL) von der Wortleitungs-Potentialboostschaltung (11) oder der wortleitungs-Treiberschaltung (12).

13. Dynamische Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sie eine DRAM-Speichereinrichtung ist, enthaltend eine Vorrichtung (57, 82, 83) zum selektiven Zuführen eines Potentials zu den Wortleitungen (WL)

14. Verfahren für einen Aussonderungsversuch bei einer DRAM- Speichereinrichtung mit Speicherzellen, die mit Wortleitungen (WL) über Transfertransistoren verbunden werden, sowie eine Wortleitungs-Boostschaltung (11), eine Wortleitungs-Treiberschaltung (12) und einem Schaltungsblock (13), enthaltend die Schritte:

a) Zuführen eines erhöhten Wortleitungs-Potentials zu der Wortleitung (WL) über die Wortleitungs- Treiberschaltung (12) und eines normalen Versorgungspotentials (Vcc) zu dem Schaltungsblock (13) während des Normalbetriebs, und

b) Sperren der Wortleitung-Boostvorrichtung (11) während des Aussonderungsbetriebs zum Vermeiden jedweder Beschädigung der Transfertransistoren bei Zuführen eines Beanspruchungspotentials höher als das normale Versorgungspotential zu der dynamischen Halbleiterspeichereinrichtung.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die Beanspruchungsspannung der Wortleitung (WL) dann zugeführt wird, wenn sich die Halbleitereinrichtung noch auf einem Wafer befindet.