JP7175555B2

JP7175555B2 - テスト回路及び半導体装置

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Publication number: JP7175555B2
Application number: JP2018043330A
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Inventors: 忠克黒田; 勉冨岡; 英幸澤井
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Description

本発明は、半導体集積回路を構成する素子をテストするテスト回路及び半導体装置に関する。

近年、半導体集積回路の大規模化、高機能化により、その評価、試験方法についても多種、多様な技術が開発されている。
この評価及び試験方法において、半導体集積回路を形成するチップ内に、テスト回路を設けて、このテスト回路に接続されたテストパッドに対して半導体テスタなどの測定装置のテストピンを接触させ、チップ上の半導体集積回路における回路特性及び素子特性を測定している（例えば、特許文献１参照）。

特開２０００－１６３９９８号公報

半導体集積回路においては、プロセス変動の確認、あるいは故障解析のため、トランジスタや抵抗などの素子特性の測定を、テストモードにより行う。このテストモードにおいて、テストパッドから電圧を印加して電流値を計測する場合がある。
しかしながら、図７に示す様に、テストモードに移行させる信号を入力するテストパッドは、印加した電圧に対応して、評価における測定以外の電流がテスト回路に流れてしまう。

すなわち、図６のテスト回路においては、テストパッド１６に対して、テストモードに移行させる電圧Ｖ16の電圧値を、内部電圧ＶCPより高い電圧値とすることにより、図７に示す様に、インバータ２４の信号ＣＥＨがＨレベルからＬレベルとなる。
図７は、従来のテスト回路の動作を説明する波形図である。図７（ａ）は、縦軸がテストパッド１６に印加される電圧Ｖ16の電圧値を示し、横軸が時間を示している。
図７（ｂ）は、電圧Ｖ16の変化に対応した信号ＣＥＨの変化を示しており、縦軸が信号ＣＥＨの電圧レベルを示し、横軸が時間を示している。
図７（ｃ）は、電圧Ｖ16の変化に対応した電流Ｉ16の変化を示しており、縦軸が電流Ｉ16の電流値を示し、横軸が時間を示している。

図７において、テストパッド１６に供給される電圧Ｖ16が増加し、時間ｔ０１において、インバータ２４に入力される電圧（接続点Ｐ０の電圧）が、このインバータ２４の論理閾値電圧ＶthLを超える電圧値となる。すなわち、時間ｔ０１において、電圧Ｖ16がテスト回路のテストモードとなる電圧に到達している。また、時間ｔ０２において、電圧Ｖ16がテストモードから抜ける電圧に低下している。
このテストモードにおいて、電流制限回路２５により、電圧Ｖ16によりテストパッド１６から接地点に対して電流Ｉ16が流れる。

上述したように、テストモード時には、電流制限回路２５を介して電流Ｉ16が常に流れるため、電流値の測定を行うテストモードに移行させる信号を印加するテストパッドと、電流値の測定を行う電圧を印加するテストパッドとを共用することができない。
一方、半導体集積回路は、回路を形成するチップの面積が大きくなるほど、製造原価が増加してしまう。このため、半導体集積回路のチップの面積は、製造原価を低減させるため、デザインルールを縮小するなどして、より小さくする努力が行われている。

しかしながら、すでに述べたように、テストモードに移行させる入力端子と、測定のための測定端子とのテストパッドの共用が行えず、テストパッドの数が増加することにより、テストパッドを形成する領域の面積が増加し、チップの面積が大きくなってしまい製造原価を上げることになる。

本発明は、このような事情に鑑みてなされたもので、テストモードに移行させる入力端子、及び測定のための測定端子としてテストパッドの共用が行え、テストパッドの数をより少なくし、チップをより小型化することにより、製造原価を低減できるテスト回路及び半導体装置を提供することを目的とする。

本発明のテスト回路は、テストモードに移行させるテスト信号が供給されるテストパッドを備えるテスト回路であって、前記テスト信号は、ゼロ以上所定値以下の範囲で電圧値を可変であり、前記テストパッドにソースが接続され、ゲートに所定の基準電圧が印加された第１のｐチャネルＭＯＳトランジスタと、ドレインが前記第１のｐチャネルＭＯＳトランジスタのドレインに接続され、ソースが第１の電流制限素子を介して接地されている第１のｎチャネルＭＯＳトランジスタと、入力端子が前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、前記テスト信号の電圧値が増加して、第１の電圧値を超えると前記第１のｎチャネルＭＯＳトランジスタをオン状態からオフ状態に制御する一方、前記テスト信号の電圧値が前記第１の電圧値を超える電圧から前記第１の電圧値よりも低い第２の電圧値に低下すると前記第１のｎチャネルＭＯＳトランジスタをオフ状態からオン状態に制御する制御回路と、を備え、前記制御回路は、ゲートが前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、ソースが接地された第２のｎチャネルＭＯＳトランジスタと、ドレインが第２の電流制限素子に接続され、ソースが前記第２のｎチャネルＭＯＳトランジスタのドレインに接続された第３のｎチャネルＭＯＳトランジスタと、ソースが前記テストパッドに接続され、ゲートが電源端子に接続され、ドレインが第３の電流制限素子を介して接地される第２のｐチャネルＭＯＳトランジスタと、入力端子が前記第２のｐチャネルＭＯＳトランジスタのドレインに接続され、出力端子が前記第３のｎチャネルＭＯＳトランジスタのゲートに接続されたインバータ回路と、ソースが前記テストパッドに接続され、ゲートが前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、前記テスト信号の電圧が低下する段階における前記テスト信号の電圧値が前記第１の電圧値ではオン状態である一方、前記テスト信号の電圧が低下する段階における前記テスト信号の電圧値が前記第２の電圧値ではオフ状態になる第３のｐチャネルＭＯＳトランジスタと、を備えることを特徴とする。

この発明によれば、テストモードに移行させる入力端子、及び測定のための測定端子としてテストパッドの共用が行え、テストパッドの数をより少なくし、チップをより小型化することにより、製造原価を低減できるテスト回路及び半導体装置を提供することができる。

本発明の第１の実施形態によるテスト回路の構成例を示す回路図である。本発明の第１の実施形態によるテスト回路の動作を説明する波形図である。本発明の第２の実施形態によるテスト回路の構成例を示す回路図である。本発明の第２の実施形態によるテスト回路の動作を説明する波形図である。本発明の第２の実施形態によるテスト回路の他の構成例を示す回路図である。従来のテスト回路の構成例を示す回路図である。従来のテスト回路の動作を説明する波形図である。

＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態によるテスト回路の構成例を示す回路図である。
この回路図において、テスト回路１は、基準電圧電源２００、第１ｐトランジスタ２０１、第１ｎトランジスタ２０２、第１電流制限素子２０３、バッファ２０４及び制御回路２１０を備えている。

基準電圧電源２００は、テスト回路１で使用する基準電圧ＶREFを出力する。
第１ｐトランジスタ２０１は、ソースがテストパッドＴＰに接続され、ゲートに上記基準電圧ＶREFが印加されている。第１ｐトランジスタ２０１は、ｐチャネル型ＭＯＳトランジスタであり、テストモード検知素子として設けられている。テストパッドＴＰには、外部の半導体テスタなどの計測装置により、テスト信号が印加される。このテスト信号の電圧は、電圧ＶTPであり、計測装置により任意の電圧として供給される。

第１ｎトランジスタ２０２は、ドレインが第１ｐトランジスタ２０１のドレインに接続され、ゲートには制御回路２１０から供給される制御信号ＴＭＯＤＥ１Ｘが供給され、ソースが第１電流制限素子２０３を介して接地されている。第１ｎトランジスタ２０２は、ｎチャネル型ＭＯＳトランジスタであり、テストモードに移行した際に、テストモードを維持するための電流が、第１ｐトランジスタ２０１を介して、テストパッド（テスト端子）ＴＰから流れることを阻止する。

接続点Ｐ１は、第１ｐトランジスタ２０１のドレインと、第１ｎトランジスタ２０２のドレインとの接続点を示している。この接続点Ｐ１の電圧が、バッファ２０４を介してテストモード検出信号ＴＭＯＤＥ１として、テスト回路１の出力端子から出力される。本実施形態においては、テストモード検出信号ＴＭＯＤＥ１がＨレベルの場合にテストモードに移行していることを示し、Ｌレベルの場合にテストモードに移行していないことを示している。また、接続点Ｐ１の電圧ＶP1は、制御回路２１０に対して供給される。

制御回路２１０は、第２電流制限素子２０５及び第２ｎトランジスタ２０６を備えている。
第２ｎトランジスタ２０６は、ｎチャネル型ＭＯＳトランジスタであり、ドレインが第２電流制限素子２０５を介して電源端子１０１（電源電圧ＶREG）に接続され、ゲートが接続点Ｐ１に接続され、ソースが接地されている。接続点Ｐ２は、第２電流制限素子２０５と、第２ｎトランジスタ２０６のドレインとの接続点を示している。この接続点Ｐ２の電圧が、制御信号ＴＭＯＤＥ１Ｘとして、第１ｎトランジスタ２０２のゲートに対して供給される。

制御回路２１０は、接続点Ｐ１の電圧ＶP1がＨレベルで供給された場合、制御信号ＴＭＯＤＥ１ＸをＬレベルとし、接続点Ｐ１の電圧ＶP1がＬレベルで供給された場合、制御信号ＴＭＯＤＥ１ＸをＨレベルとする。これにより、制御回路２１０は、テスト回路１がテストモードに移行した際、第１ｎトランジスタ２０２をオン状態からオフ状態とし、第１ｎトランジスタ２０２を介してテストパッドＴＰから接地に流れる、テストモードを検出するための電流（検出電流）の流れを遮断する。この結果、テストモードに移行し、テストモード状態が継続される間、評価対象に流れる計測の電流以外、すなわち検出電流がテストパッドＴＰから流れ込むことはない。

上述したように、テスト回路がテストモードに移行された後、制御信号ＴＭＯＤＥ１ＸがＬレベルとなり、テストモードを維持するための電流が第１ｎトランジスタ２０２に流れなくなる。これにより、テストパッドＴＰに所定の電圧を印加し、接続点Ｐ１に接続される素子に流れる電流のみを純粋に計測することが可能となり、テストパッドＴＰをテストモードに移行させる検出用と、評価対象の素子に流れる電流の計測用とに共用させることができる。

図２は、第１の実施形態におけるテスト回路の動作を説明する波形図である。この図２において、図２（ａ）は、テストパッドＴＰに印加される電圧ＶTPの時間変化を示しており、縦軸が電圧を示し、横軸が時間を示している。
図２（ｂ）は、図２（ａ）における電圧ＶTPに対応したテストモード検出信号ＴＭＯＤＥ１の電圧レベル変化を示している。
図２（ｃ）は、図２（ａ）における電圧ＶTPに対応した第１ｎトランジスタに流れるドレイン電流ＩTPの電流値変化を示している。

時刻ｔ１１：テストパッドＴＰに印加する電圧ＶTPの電圧値が０Ｖであり、以降、時間経過とともに徐々に、電圧ＶTPの電圧値が増加する。

時刻ｔ１２：徐々に電圧ＶTPが増加して、電圧ＶTPが基準電圧ＶREF＋閾値電圧ＶTH（２０１）を超える。ここで、閾値電圧ＶTH（２０１）は、第１ｐトランジスタ２０１の閾値電圧である。すなわち、電圧ＶTPが基準電圧ＶREFと第１ｐトランジスタ２０１の閾値電圧とを加算した電圧を超えると、第１ｐトランジスタ２０１がオン状態となる。これにより、接続点Ｐ１の電圧ＶP1、すなわちテストモード検出信号ＴＭＯＤＥ１がＨレベルになる。第２ｎトランジスタ２０６は、ゲートにＨレベルの電圧ＶP1が印加される。

そして、第２ｎトランジスタ２０６がオン状態となり、接続点Ｐ２の電圧値、すなわち制御信号ＴＭＯＤＥ１ＸがＨレベルからＬレベルに変化する。第１ｎトランジスタ２０２は、ゲートに印加される制御信号ＴＭＯＤＥ１ＸがＬレベルとなるため、オフ状態となる。このとき、第１ｎトランジスタ２０２には、第１ｐトランジスタ２０１がオン状態となってから、自身がオフ状態となるまでの間に、ドレイン電流ＩTPが流れる。

時刻ｔ１３：テストパッドに印加される電圧ＶTPが最も高い電圧（最大電圧）となり、徐々に低下していく。この最大電圧は、評価する対象の素子に対応して適時設定される。

時刻ｔ１４：電圧ＶTPが基準電圧ＶREF＋閾値電圧ＶTH（２０１）以下となる。すなわち、電圧ＶTPが基準電圧ＶREFと第１ｐトランジスタ２０１の閾値電圧とを加算した電圧以下となると、第１ｐトランジスタ２０１がオフ状態となる。これにより、接続点Ｐ１の電圧値、すなわち、第２ｎトランジスタ２０６のゲートに印加されるテストモード検出信号ＴＭＯＤＥ１がＬレベルとなる。

これにより、第２ｎトランジスタ２０６がオフ状態となり、接続点Ｐ２の電圧値、すなわち制御信号ＴＭＯＤＥ１ＸがＬレベルからＨレベルに変化する。第１ｎトランジスタ２０２は、ゲートに印加される制御信号ＴＭＯＤＥ１ＸがＨレベルとなるため、オン状態となる。

時刻ｔ１５：テストパッドＴＰに印加される電圧ＶTPが時間経過ごとに徐々に低下させることで、電圧ＶTPが電圧値０Ｖとなる。

本実施形態によれば、テストモードに移行した後、テストモード維持における電流が流れないため、基準電圧ＶREF＋閾値電圧ＶTH（２０１）を超えた電圧から、評価の対象（トランジスタ、抵抗など）に対して、テストパッドＴＰを電流計測端子として用いることができる。
これにより、本実施形態によれば、テストパッドをテストモードに移行させる検出用と、評価対象の素子に流れる電流の計測用とに共用させることが可能となり、テストパッドの数を低減させることで、半導体回路を形成するチップの面積を小さくし、半導体回路の製造原価を低減することができる。

＜第２の実施形態＞
以下、図面を参照して、本発明の第２の実施形態について説明する。図３は、本発明の第２の実施形態によるテスト回路の構成例を示す回路図である。
この回路図において、テスト回路１Ａは、第１の実施形態によるテスト回路１における制御回路２１０の構成にヒステリシス回路２３０を加えた制御回路２１０Ａを備えている。

ヒステリシス回路２３０は、第３ｐトランジスタ３０１、第２ｐトランジスタ４０１、第３ｎトランジスタ４０４、第３電流制限素子４０２及びインバータ４０３を備えている。ヒステリシス回路２３０は、テスト信号の電圧ＶTPにおいて、テストモードに移行する電圧値に対し、テストモードから抜ける電圧値を低くするヒステリシス制御を行う。

第３ｐトランジスタ３０１は、ｐチャネル型ＭＯＳトランジスタであり、ソースがテストパッドＴＰに接続され、ゲートが接続点Ｐ３に接続され、ドレインが接続点Ｐ１に接続されている。
第３ｎトランジスタ４０４は、ｎチャネル型ＭＯＳトランジスタであり、ドレインが第２電流制限素子２０５を介して電源端子１０１（電源電圧ＶREG）に接続され、ゲートに制御信号ＴＭＯＤＥ２Ｘが印加され、ソースが第２ｎトランジスタ２０６のドレインに接続されている。

ここで、接続点Ｐ３は、第２電流制限素子２０５と、第３ｎトランジスタ４０４のドレインとの接続点を示している。この接続点Ｐ３の電圧が、第１の実施形態における制御信号ＴＭＯＤＥ１Ｘとして、第１ｎトランジスタ２０２のゲート及び第３ｐトランジスタ３０１のゲートに対して供給される。

第２ｐトランジスタ４０１は、ｐチャネル型ＭＯＳトランジスタであり、ソースがテストパッドＴＰに接続され、ゲートが電源端子１０１に接続され、ドレインが第３電流制限素子４０２を介して接地されている。接続点Ｐ４は、第２ｐトランジスタ４０１のドレインと、第３電流制限素子４０２との接続点を示している。この接続点Ｐ４の電圧が、制御信号ＴＭＯＤＥ２として、インバータ４０３の入力端子に印加されている。

インバータ４０３は、論理否定の論理ゲート素子である。インバータ４０３は、入力端子が接続点Ｐ４に接続され、出力端子が第３ｎトランジスタ４０４のゲートに接続されており、このゲートに対して制御信号ＴＭＯＤＥ２の電圧レベルを反転した制御信号ＴＭＯＤＥ２Ｘを印加する。

図４は、第２の実施形態におけるテスト回路の動作を説明する波形図である。この図４において、図４（ａ）は、テストパッドＴＰに印加される電圧ＶTPの時間変化を示しており、縦軸が電圧、横軸が時間を示している。
図４（ｂ）は、図４（ａ）における電圧ＶTPに対応したテストモード検出信号ＴＭＯＤＥ１の電圧レベル変化を示している。
図４（ｃ）は、図４（ａ）における電圧ＶTPに対応した制御信号ＴＭＯＤＥ１Ｘの電圧レベル変化を示している。

図４（ｄ）は、図４（ａ）における電圧ＶTPに対応した制御信号ＴＭＯＤＥ２の電圧レベル変化を示している。
図４（ｅ）は、図４（ａ）における電圧ＶTPに対応した制御信号ＴＭＯＤＥ２Ｘの電圧レベル変化を示している。

時刻ｔ２１：テストパッドＴＰに印加する電圧ＶTPの電圧値が０Ｖであり、以降、時間経過とともに徐々に、電圧ＶTPの電圧値が増加する。

時刻ｔ２２：徐々に電圧ＶTPを増加して、電圧ＶTPが基準電圧ＶREF＋閾値電圧ＶTH（２０１）を超える。すなわち、電圧ＶTPが基準電圧ＶREFと第１ｐトランジスタ２０１の閾値電圧ＶTH（２０１）とを加算した電圧を超えると、第１ｐトランジスタ２０１がオン状態となる。これにより、第２ｎトランジスタ２０６のゲートに印加される電圧ＶP1がＨレベルとなり、第２ｎトランジスタ２０６がオン状態となる。

そして、接続点Ｐ３の電圧値、すなわち制御信号ＴＭＯＤＥ１ＸがＨレベルからＬレベルに変化する。この時点において、第２ｐトランジスタ４０１がオフ状態であるため、制御信号ＴＭＯＤＥ２はＬレベルである。これにより、インバータ４０３から出力される制御信号ＴＭＯＤＥ２ＸがＨレベルとなっており、第３ｎトランジスタ４０４はオン状態である。

また、制御信号ＴＭＯＤＥ１ＸがＬレベルとなり、電圧ＶTPが第３ｐトランジスタ３０１の閾値電圧ＶTH（３０１）を超えているため、第３ｐトランジスタ３０１がオン状態となり、第１ｎトランジスタ２０２がオフ状態となる。これにより、テストパッドＴＰから第１ｎトランジスタ２０２を介して接地に流れる電流が遮断される。

時刻ｔ２３：電圧ＶTPが電源電圧ＶREG＋閾値電圧ＶTH（４０１）を超える。すなわち、電圧ＶTPが電源電圧ＶREGと第２ｐトランジスタ４０１の閾値電圧ＶTH（４０１）とを加算した電圧を超えると、第２ｐトランジスタ４０１がオン状態となる。これにより、接続点Ｐ４の電圧レベル、すなわち制御信号ＴＭＯＤＥ２がＬレベルからＨレベルとなり、インバータ４０３が出力する制御信号ＴＭＯＤＥ２ＸがＨレベルからＬレベルとなる。これにより、第３ｎトランジスタ４０４はオフ状態となり、制御信号ＴＭＯＤＥ１ＸがＨレベルとなる。

そして、制御信号ＴＭＯＤＥ１ＸがＨレベルとなることにより、第１ｎトランジスタ２０２はオン状態となる。
一方、電圧ＶTPが電源電圧ＶREGとＶTH（４０１）とを加算した電圧を超えているため、第３ｐトランジスタ３０１はオン状態を継続する。また、第１ｐトランジスタ２０１もオン状態を維持する。これにより、テストモード検出信号ＴＭＯＤＥ１は、Ｈレベルを維持する。

時刻ｔ２４：テストパッドに印加される電圧ＶTPが最も高い電圧（最大電圧）となり、徐々に低下させていく。この最大電圧は、評価する対象の素子に対応して適時設定される。

時刻ｔ２５：電圧ＶTPが電源電圧ＶREG＋閾値電圧ＶTH（４０１）以下となる。電圧ＶTPが電源電圧ＶREGと第２ｐトランジスタ４０１の閾値電圧ＶTH（４０１）とを加算した電圧以下となるため、第２ｐトランジスタ４０１がオフ状態となる。これにより、制御信号ＴＭＯＤＥ２がＨレベルからＬレベルとなり、インバータ４０３が出力する制御信号ＴＭＯＤＥ２ＸがＬレベルからＨレベルとなる。これにより、第３ｎトランジスタ４０４はオン状態となり、制御信号ＴＭＯＤＥ１ＸがＬレベルとなる。

そして、制御信号ＴＭＯＤＥ１ＸがＬレベルとなることにより、第１ｎトランジスタ２０２はオフ状態となる。
一方、電圧ＶTPが閾値電圧ＶTH（３０１）を超えているため、第３ｐトランジスタ３０１はオン状態を継続する。また、第１ｐトランジスタ２０１もオン状態を維持する。これにより、テストモード検出信号ＴＭＯＤＥ１は、Ｈレベルを維持する。
この時点において、第１ｎトランジスタ２０２及び第２ｐトランジスタ４０１の双方がオフ状態となるため、テスト回路１Ａのテストモードを維持するために流れる電流が遮断されて流れない状態となる。

時刻ｔ２６：徐々に電圧ＶTPを低下させ、電圧ＶTPが基準電圧ＶREF＋ＶTH（２０１）以下となる。すなわち、電圧ＶTPが基準電圧ＶREFと第１ｐトランジスタ２０１の閾値電圧ＶTH（２０１）とを加算した電圧以下となると、第１ｐトランジスタ２０１がオフ状態となる。一方、電圧ＶTPが閾値電圧ＶTH（３０１）を超えているため、第３ｐトランジスタ３０１はオン状態を継続する。これにより、第２ｎトランジスタ２０６のゲートに印加されるテストモード検出信号ＴＭＯＤＥ１がＨレベルを維持し、第２ｎトランジスタ２０６がオン状態を継続する。

時刻ｔ２７：徐々に電圧ＶTPを低下させ、電圧ＶTPが閾値電圧ＶTH（３０１）以下となる。電圧ＶTPが第３ｐトランジスタ３０１の閾値電圧ＶTH（３０１）以下となるため、第３ｐトランジスタ３０１がオフ状態となる。これにより、テストモード検出信号ＴＭＯＤＥ１がＨレベルからＬレベルとなり、第２ｎトランジスタ２０６はオフ状態となり、制御信号ＴＭＯＤＥ１ＸがＬレベルからＨレベルとなる。これにより、第１ｎトランジスタ２０２はオン状態となる。

時刻ｔ２８：テストパッドＴＰに印加される電圧ＶTPが時間経過ごとに徐々に低下し電圧値０Ｖとなる。

上述したように、本実施形態においては、電圧ＶTPを一旦増加させて、電圧ＶTPが基準電圧ＶREFと閾値電圧ＶTH（２０１）との加算した電圧を超えた時刻ｔ２２でテストモードとした後、時刻ｔ２４を超えた時点で電圧ＶTPを低下させ、電圧ＶTPが電源電圧ＶREGと閾値電圧ＶTH（４０１）との加算した電圧以下となった時刻ｔ２５から、電圧ＶTPが閾値電圧ＶTH（３０１）となり、テストモードを抜けるまでの間、テストモードを維持するための電流を遮断している。

このため、本実施形態によれば、ヒステリシス回路２３０により、テストパッドＴＰから供給する電圧ＶTPに対し、テスト回路１Ａがテストモードとなる電圧値と、テスト回路１Ａがテストモードから抜ける電圧値とにヒステリシス特性を持たせ、電源電圧ＶREGと閾値電圧ＶTH（４０１）との加算した電圧と、閾値電圧ＶTH（３０１）との範囲を、テストモードを維持するための電流を遮断した電流計測範囲とすることを可能とし、第１の実施形態に比較してより低い電圧において評価対象の素子に流れる電流値の計測が行える。

また、本実施形態において、テストパッドＴＰと接地との間にプルダウン抵抗を介挿し、未接続の場合のテストパッドＴＰの電位が変動しないように、接地の電圧レベルに固定するように構成してもよい。この場合、評価対象に対して計測電流を流さない状態において、プルダウン抵抗に流れる電流のみを予め測定しておき、評価対象に対する計測電流からプルダウン抵抗を介して接地に流れる電流を除くことにより、評価対象に対する計測電流の補正を行う必要がある。

また、本実施形態において、電圧ＶTPにおいて、テストモードに移行させる電圧値とテストモードから抜ける電圧値との電圧範囲、すなわちヒステリシス範囲を変更し、評価対象の計測評価を行う電圧範囲を調整することが可能である。
例えば、評価対象に対して与える電圧ＶTPをより高い電圧値としたい場合、図４を見て判るように、第２ｐトランジスタ４０１の閾値電圧ＶTH（４０１）を高くすることにより実現できる。
また、評価対象に対して与える電圧ＶTPをより低い電圧値としたい場合、第３ｐトランジスタ３０１の閾値電圧ＶTH（３０１）を低下させることにより実現できる。

また、トランジスタの閾値電圧を変更するのはプロセスの制御が煩雑となるため、図５に示す様に、デプレッショントランジスタを介挿することによって実現できる。図５は、本発明の第２の実施形態によるテスト回路の他の構成例を示す回路図である。
すでに説明した図３におけるテスト回路１Ａと異なる点は、ｐチャネル型デプレッションＭＯＳトランジスタのｐデプレッショントランジスタ２０７を有している構成である。ｐデプレッショントランジスタ２０７は、テストパッドＴＰと第３ｐトランジスタ３０１のソースとの間に介挿されている。すなわち、ｐデプレッショントランジスタ２０７は、ソースがテストパッドＴＰに接続され、ゲートに基準電圧ＶREFが印加され、ドレインが第３ｐトランジスタ３０１のソースと接続されている。

上述したように、ｐデプレッショントランジスタ２０７をテストパッドＴＰと第３ｐトランジスタ３０１のソースとの間に介挿することにより、第３ｐトランジスタ３０１の閾値電圧ＶTH（３０１）を変更することなく、閾値電圧ＶTH（３０１）より高い電圧ＶTPにより、テスト回路１Ａのテストモードを抜ける。すなわち、テストパッドＴＰと第３ｐトランジスタ３０１のソースとの間にｐデプレッショントランジスタ２０７を介挿することで、見かけ上において閾値電圧ＶTH（３０１）を上昇させることができる。

また、テストパッドＴＰと第２ｐトランジスタ４０１のソースとの間にｐデプレッショントランジスタを介挿することにより、見かけ上、閾値電圧ＶTH（４０１）を上昇することができる。これにより、プロセスにより閾値電圧ＶTHを制御することなく、図３に示すテスト回路１Ａに比較して、より高い電圧ＶTPにより、評価対象に対する電流計測を行うことが可能となる。

以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

１，１Ａ…テスト回路
１０１…電源端子
２００…基準電圧電源
２０１…第１ｐトランジスタ
２０２…第１ｎトランジスタ
２０３…第１電流制限素子
２０４…バッファ
２０５…第２電流制限素子
２０６…第２ｎトランジスタ
２０７…ｐデプレッショントランジスタ
２１０，２１０Ａ…制御回路
２３０…ヒステリシス回路
３０１…第３ｐトランジスタ
４０１…第２ｐトランジスタ
４０２…第３電流制限素子
４０３…インバータ
４０４…第３ｎトランジスタ
ＴＰ…テストパッド

Claims

テストモードに移行させるテスト信号が供給されるテストパッドを備えるテスト回路であって、
前記テスト信号は、ゼロ以上所定値以下の範囲で電圧値を可変であり、
前記テストパッドにソースが接続され、ゲートに所定の基準電圧が印加された第１のｐチャネルＭＯＳトランジスタと、
ドレインが前記第１のｐチャネルＭＯＳトランジスタのドレインに接続され、ソースが第１の電流制限素子を介して接地されている第１のｎチャネルＭＯＳトランジスタと、
入力端子が前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、出力端子が前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、前記テスト信号の電圧値が増加して、第１の電圧値を超えると前記第１のｎチャネルＭＯＳトランジスタをオン状態からオフ状態に制御する一方、前記テスト信号の電圧値が前記第１の電圧値を超える電圧から前記第１の電圧値よりも低い第２の電圧値に低下すると前記第１のｎチャネルＭＯＳトランジスタをオフ状態からオン状態に制御する制御回路と、を備え、
前記制御回路は、
ゲートが前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、ソースが接地された第２のｎチャネルＭＯＳトランジスタと、
ドレインが第２の電流制限素子に接続され、ソースが前記第２のｎチャネルＭＯＳトランジスタのドレインに接続された第３のｎチャネルＭＯＳトランジスタと、
ソースが前記テストパッドに接続され、ゲートが電源端子に接続され、ドレインが第３の電流制限素子を介して接地される第２のｐチャネルＭＯＳトランジスタと、
入力端子が前記第２のｐチャネルＭＯＳトランジスタのドレインに接続され、出力端子が前記第３のｎチャネルＭＯＳトランジスタのゲートに接続されたインバータ回路と、
ソースが前記テストパッドに接続され、ゲートが前記第１のｎチャネルＭＯＳトランジスタのゲートに接続され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのドレインに接続され、前記テスト信号の電圧が低下する段階における前記テスト信号の電圧値が前記第１の電圧値ではオン状態である一方、前記テスト信号の電圧が低下する段階における前記テスト信号の電圧値が前記第２の電圧値ではオフ状態になる第３のｐチャネルＭＯＳトランジスタと、
を備えるテスト回路。
前記第２のｐチャネルＭＯＳトランジスタは、
前記所定の基準電圧と前記第１のｐチャネルＭＯＳトランジスタの閾値電圧との和から前記電源端子の電圧を引いた電圧よりも大きな閾値電圧を持つ
ことを特徴とする請求項１に記載のテスト回路。
前記制御回路が、
前記テストパッドと前記第２のｐチャネルＭＯＳトランジスタとの間、あるいは前記テストパッドと前記第３のｐチャネルＭＯＳトランジスタとの間に介挿されたｐチャネルデプレッションＭＯＳトランジスタ
をさらに備えることを特徴とする請求項１又は２に記載のテスト回路。
請求項１から請求項３のいずれか一項に記載のテスト回路を備えた半導体装置。