KR0179820B1 - 반도체 메모리의 번인 감지 회로 - Google Patents

반도체 메모리의 번인 감지 회로 Download PDF

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Abstract

본 발명은 바이어스 전압이 인가됨에 따라 외부 전압을 강하하여 출력하는 외부 전압 감지 수단과, 상기 외부 전압 감지 수단에서 일정하게 강하된 전압이 자신의 로직 문턱 전압보다 크면 소정 상태의 번인 신호를 발생하고, 상기 소정상태의 번인 신호를 피드 백 하여 상기 로직 문턱 전압을 낮추도록 하는 번인 신호 발생 수단으로 구성되어, 외부 전압의 레벨이 소정의 로직 문턱 전압 이상이 되면 번인 모드로의 진입을 알리는 신호를 발생하고, 이 신호를 이용하여 상기 로직 문턱 전압의 레벨을 낮추어 번인 진입 전압과 번인 탈출 전압간에 히스테리시스 특성을 부여함으로써 공정 변화에 둔감한 반도체 메모리의 번인 감지 회로에 관한 것이다.

Description

반도체 메모리의 번인 감지 회로
제1도는 종래 기술에 의한 번인 감지 회로를 나타낸 도면.
제2도는 번인 진입 전압과 번인 탈출 전압 간의 히스테리시스 특성을 설명하기 위한 도면.
제3도는 본 발명에 의한 번인 감지 회로를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
70 : 외부 전압 감지부 80 : 번인 신호 발생부
100 : 퓨즈 선택부
본 발명은 반도체 메모리의 번인 감지 회로에 관한 것으로, 특히 외부 전압의 레벨이 소정의 로직 문턱 전압 이상이 되면 번인 모드로의 진입을 알리는 신호를 발생하고, 이 신호를 이용하여 상기 로직 문턱 전압의 레벨을 낮추어 번인 진입 전압과 번인 탈출 전압간에 히스테리시스 특성을 부여한 반도체 메모리의 번인 감지 회로에 관한 것이다.
일반적으로, 번인 테스트는 반도체 칩의 초기 불량을 짧은 시간내에 걸러내기 위하여 반도체 칩에 정상 동작시보다 높은 전압을 가하여 칩의 불량 여부를 테스트 하는 과정이다. 그런데, 반도체 소자의 미세화에 따른 신뢰성의 저하를 방지하고, 저 소비 전력을 구현하기 위하여 반도체 칩에 내부 전원 발생기가 설치되어 정상 동작시에는 인가되는 외부 전압보다 낮은 전압으로 칩 내부의 소자가 구동되도록 하는 것이 일반적인 경향이 되고 있다. 상기 내부 전원 발생기는 칩의 신뢰성과 동작의 안정성을 확보하기 위해 외부 전압의 레벨이 정상 동작 영역에 있을 때에는 외부 전압의 변화에 상관없이 일정한 전압을 발생한다. 그러나, 외부 전압의 레벨이 정상 동작 영역보다 높아지게 되면, 내부 전압 발생기는 이를 번인 영역으로 인식하여 그 높아진 외부 전압에 비례하는 전압을 발생하여 칩 내의 각 소자에 인가함으로써 번인 테스트가 수행되도록 한다. 번인 감지 회로는 상기와 같은 동작이 수행되도록 하기 위하여, 칩에 인가되는 외부 전압의 레벨이 정상 동작 영역에 해당하는지 아니면 번인 영역에 해당하는지를 검출하는 역할을 한다.
제1도는 종래 기술에 의한 번인 감지 회로를 나타낸 것으로, 외부 전압(Vbbokb)이 인가됨에 따라 바이어스 전압(Vbias)이 인가됨에 따라 외부 전압(Vdd)을 소정의 레벨로 강하시킴과 아울러 그 강하되는 전압의 레벨에 히스테리시스(hysteresis) 특성을 부여하는 외부 전압 감지부(20)와, 상기 외부 전압 감지부(20)에서 출력되는 전압이 소정의 레벨보다 커지게 되면 소정 상태의 번인 신호(BI)를 출력함과 아울러 상기 외부 전압 감지부(20)의 히스테리시스 특성을 제어하는 번인 신호 발생부(40)와, 상기 외부 전압(Vbbokb)이 인가됨에 따라 상기 외부 전압 감지부(20)에서 외부 전압이 강하되는 정도를 조정하는 퓨즈 선택부(60)로 구성된다. 여기서, 상기 외부 전압(Vbbokb)은 칩에 인가되는 전압이 불안정한 동안에는 하이 상태를 유지하고, 상기 인가되는 전압이 안정화되면 로우 상태로 변환되는 전압이다.
상기 외부 전압 감지부(20)는 게이트와 드레인이 상호 접속됨으로써 다이오드의 역할을 하여 자신의 게이트-드레인 접속점에 인가되는 전압을 자신의 문턱 전압만큼 각각 강하하는 복수개의 앤 모스 트랜지스터(21-28)와, 드레인이 상기 앤 모스 트랜지스터(28)의 소스와 연결되고 소스는 접지되며 게이트는 상기 바이어스 전압(Vbias)에 연결되어 전류 소스의 역할을 하는 엔 모스 트랜지스터(29)와, 소스와 드레인이 접지되고 게이트는 상기 바이어스 전압(Vbias)에 연결되어 상기 엔 모스 트랜지스터(29)의 게이트에 인가되는 상기 바이어스 전압(Vbias)의 노이즈를 제거하는 모스 캐패시터(30)와, 드레인이 상기 모스 트랜지스터(28)(29)의 소스-드레인 접속점이 연결되고 소스가 접지되며 게이트는 스위치를 통해 상기 바이어스 전압(Vbias)에 연결되는 엔 모스 트랜지스터(31)와, 소스와 드레인이 상기 엔 모스 트랜지스터(22)(23)의 드레인과 소스에 각각 연결되어 상기 퓨즈 선택부(60)의 출력 신호가 게이트에 인가됨에 따라 상기 엔 모스 트랜지스터(32)(33)와, 소스가 상기 엔 모스 트랜지스터(26)(27)의 소스-드레인 접속점과 연결되고 드레인이 상기 엔 모스 트랜지스터(28)(29)의 드레인-소스 접속점에 연결되고 게이트는 상기 번인 신호 발생부(40)의 출력신호(BIB)에 연결됨으로써 외부 전압 감지부(20)의 출력 신호가 히스테리시스 특성을 가지도록 하는 피 모스 트랜지스터(34)로 구성되어 있다. 여기서, 상기 엔 모스 트랜지스터(21-28)는 각각의 문턱 전압이 낮은 특성을 가진다.
상기 번인 신호 발생부(40)는 외부 전압(Vdd)과 접지 사이에 차례로 연결되며 각각의 게이트에는 노드(A)를 통하여 상기 외부 전압 감지부(20)의 출력 신호가 공통으로 인가되는 피 모스 트랜지스터(41-42) 및 엔 모스 트랜지스터(43)와, 게이트가 상기 모스 트랜지스터(41∼43)의 게이트와 공통으로 접속되며 드레인과 소스는 접지되어 상기 외부 전압 감지부(20)의 출력 신호에서 발생된 노이즈를 제거하는 모스 캐패시터(44)와, 상기 엔 모스 트랜지스터(42-43)의 드레인 접속점으로부터 노드(B)를 통해 출력되는 신호를 반전하는 인버터(45)와, 외부 전압(Vdd)과 접지 사이에 차례로 연결되는 모스 트랜지스터(46-48)에서 피 모스 트랜지스터(46) 및 엔 모스 트랜지스터(47)의 게이트에는 상기 바이어스 전압(Vbias)이 인가되는 모스 트랜지스터(46-48)와, 상기 모스 트랜지스터(46)(47)의 드레인 접속점으로부터 노드(C)를 통하여 출력되는 신호를 차례로 반전하는 인버터(49-51)와, 게이트가 상기 노드(C)에 연결되고 드레인 및 소스가 접지되는 모스 캐패시터(52-54)로 구성된다.
이와 같이 구성된 종래 기술에 의한 번인 감지 회로의 동작을 상세히 설명하면 다음과 같다.
외부 전압(Vbbokb)이 바이어스 전압 발생부(10)에 인가되면 바이어스 전압 발생부(10)는 엔 모스 트랜지스터(29)(48)를 턴 온 시킬 수 있는 바이어스 전압(Vbias)을 발생하여 상기 트랜지스터(29)(48)의 게이트로 출력한다. 바이어스 전압(Vbias)이 게이트에 인가되어 상기 엔 모스 트랜지스터(29)가 턴 온되면, 엔 모스 트랜지스터(21)의 게이트-드레인 접속점에 인가되는 외부 전압(Vdd)이 직렬로 연결된 엔 모스 트랜지스터(21-28)에 의해 차례로 강하된 다음 노드(A)로 출력된다. 여기서, 상기 엔 모스 트랜지스터(21-28)는 각각의 게이트-드레인에 인가되는 전압을 자신의 문턱값만큼 강하시키게 되며, 상기 노드(A)로 출력되는 전압의 레벨은 정상 동작 영역에서는 상기 번인 신호 발생부(40)의 엔 모스 트랜지스터(43)의 문턱 전압보다 낮도록 결정된다. 노드(A)에 나타나는 전압이 상기 엔 모스 트랜지스터(43)의 문턱 전압보다 낮게 되면, 엔 모스 트랜지스터(43)가 턴 오프되고 피 모스 트랜지스터(41-42)가 턴온되어 노드(B)에는 하이 상태의 신호가 출력된다. 이 하이 상태의 신호는 인버터(45)에 의해 로우 상태로 반전된 다음 모스 트랜지스터(46-47)의 게이트에 인가된다. 상기 모스 트랜지스터(46-47)의 게이트에는 로우 상태의 신호가 인가되는 반면, 상기 모스 트랜지스터(47)와 연결되어 있는 엔 모스 트랜지스터(48)의 게이트에는 상기 바이어스 전압(Vbias)이 인가되므로, 노드(C)에는 하이 상태의 신호가 출력된다. 이 하이 상태의 신호는 인버터(49-51)에 의해 차례로 반전됨으로써 최종적으로 출력되는 번인 신호(BI)는 칩이 정상 동작 영역에 있음을 나타낸다.
한편, 엔 모스 트랜지스터(31)는 스위치를 통해 상기 바이어스 전압(Vbias)에 연결되는데 상기 스위치가 온/오프됨으로써 상기 외부 전압 감지부(20)에 흐르는 전류의 양이 조절된다.
그런데, 상기 외부 전압 감지부(20)의 외부 전압(Vdd)이 서서히 증가되면 노드(A)의 전위도 이에 상응하여 증가되는데, 이 증가된 노드(A)의 전위가 엔 모스 트랜지스터(43)의 문턱 전압보다 높아지게 되면 엔 모스 트랜지스터(43)가 턴 온되는 반면 피 모스 트랜지스터(41-42)가 턴 오프 되므로 노드(B)에는 로우 상태의 신호가 출력된다. 이 로우 상태의 신호는 인버터(45)에 의해 하이 상태로 반전된 다음 모스 트랜지스터(46-47)의 게이트에 인가된다. 따라서, 피 모스 트랜지스터(46)가 턴 오프, 엔 모스 트랜지스터(47)가 턴 온되므로 노드(C)에는 로우 상태의 신호가 출력된다. 이 로우 상태의 신호는 인버터(49-51)에 의해 차례로 반전됨으로써 최종적으로 출력되는 번인 신호(BI)는 하이 상태가 되고, 이 하이 상태의 번인 신호(BI)는 외부 전압(Vdd)의 레벨이 번인 모드에 진입하였음을 나타낸다.
한편, 번인 모드시 번인 신호 발생부(40)는 하이 상태의 번인 신호(BI)를 출력하는 반면 로우 상태의 반전된 번인 신호(BIB)를 출력하게 된다. 이 반전된 신호(BIB)는 외부 전압 감지부(20)의 피 모스 트랜지스터(34)를 턴 온시킨다. 상기 턴 온된 피 모스 트랜지스터(34)는 상기 엔 모스 트랜지스터(27-28)를 바이패스 시키는 경로를 형성하게 되므로, 상기 엔 모스 트랜지스터(27-28)에 의한 외부 전압(Vdd)의 강하는 발생되지 않는다. 그러므로, 번인 모드에 접어든 상태에서 노드(A)에 나타나는 전압은 정상 동작시 바이패스 경로가 형성되기 전과 비교하여 상기 엔 모스 트랜지스터(27-28)의 문턱 전압의 합(2Vth) 만큼 상승되게 된다. 그러므로, 일단 번인 신호(BI)가 로우가 되기 위해서는 상기 전압(2Vth)만큼 더 낮아져야 한다. 따라서, 번인 진입 전압과 번인 탈출 전압 사이에는 제2도에 도시된 바와 같이 2Vth 만큼의 폭을 갖는 히스테리시스 특성이 생기게 된다. 이와 같은 히스테리시스 특성이 부여되면, 노드(A)의 전압이 약간 감소하더라도 상기 번인 진입 전압에 비해 2Vth 이하로 더 낮아지지 않는 이상 상기 번인 신호(BI)의 상태는 변함이 없다. 그러므로 노드(A)의 전압 레벨이 불안정하더라도 번인 진입과 번인 탈출이 반복되는 오실레이팅 현상이 방지되게 된다.
퓨즈 선택부(60)는 상기 외부 전압(Vbbokb)이 인가됨에 따라 피 모스 트랜지스터(32-33)의 게이트에 소정의 신호를 출력한다. 만약, 퓨즈 선택부(60)가 상기 피 모스 트랜지스터(32)의 게이트로 출력하는 전압이 로우 상태이면 트랜지스터(32)가 턴 온 되어 엔 모스 트랜지스터(21)(22)를 경유하는 경로를 바이패스 시킨다. 그 결과 외부 전압 감지부(20)에서 강하되는 전압은 상기 모스 트랜지스터(32)에 의해 형성되는 바이패스 경로가 없을 때에 비해 더 작아지게 된다. 이와 같이, 상기 퓨즈 선택부(60)는 상기 외부 전압 감지부(20)에서 강하되는 전압의 폭을 외부적으로 적절히 조절하는 역할을 한다.
한편, 엔 모스 트랜지스터(11)는 번인 감지 여부를 제어하는 역할을 한다. 상기 엔 모스 트랜지스터(11)의 게이트에 인가되는 전압(Vbbokb)은 전술한 바와 같이 칩에 인가되는 전압이 불안정한 동안에는 하이 상태를 유지하고, 상기 인가되는 전압이 안정화되면 로우 상태로 변환되는 전압이다. 그러므로, 외부 전압이 불안정하면 상기 엔 모스 트랜지스터(11)의 게이트에 인가되는 전압(Vbbokb)이 하이 상태가 되고, 그 결과 상기 트랜지스터(11)가 턴 온되어 노드(A)의 전위가 접지 상태로 된다. 따라서, 상기와 같은 번인 감지 동작은 수행되지 아니한다. 그러나, 외부 전압이 안정화되어 상기 엔 모스 트랜지스터(11)의 게이트에 인가되는 전압(Vbbokb)이 로우 상태이면 상기 트랜지스터(11)는 턴 오프됨으로써 상기와 같은 번인 감지 동작이 수행되도록 한다.
또한, 번인 신호 발생부(40)의 모스 캐패시터(44)는 상기 노드(A)의 전압 노드(C)의 전압에서 발생되는 노이즈를 제거하기 위한 것이며, 모스 캐패시터(52-54)는 상기 노드(C)의 신호에 혼입된 교류 성분의 노이즈를 제거하기 위한 것이다.
그러나, 이상과 같은 종래 기술에 의한 반도체 메모리의 번인 감지 회로에서는 칩의 동작 상태가 번인 모드로 진입하거나 번인 모드에서 탈출하는 것이 전적으로 노드(A)의 전압에 의해 결정된다. 상기 노드(A)의 전압은 상기 전압 강하용 트랜지스터(21-28)의 수에 의해 조절되는데, 이 전압 강하용 트랜지스터(21-28)는 공정 변화에 매우 민감하기 때문에 노드(A)의 전압을 정확하게 조정하기가 매우 어려운 문제점이 있었다. 아울러, 상기 전압 강하용 트랜지스터(21-28)로는 문턱 전압이 낮은 특성을 가지는 트랜지스터를 써야 한다는 부담이 있었다.
따라서, 본 발명의 목적은 외부 전압의 레벨이 소정의 로직 문턱 전압 이상이 되면 번인 모드로의 진입을 알리는 신호를 발생하고, 이 신호를 이용하여 상기 로직 문턱 전압의 레벨을 낮추어 번인 진입 전압과 번인 탈출 전압간에 히스테리시스 특성을 부여함으로써 공정 변화에 둔감한 반도체 메로리의 번인 감지 회로를 제공하는데 있다.
상기의 목적을 달성하기 위하여, 본 발명은 바이어스 전압이 인가됨에 따라 외부 전압을 강하하여 출력하는 외부 전압 감지 수단과, 상기 외부 전압 감지 수단에서 일정하게 강하된 전압이 자신의 로직 문턱 전압보다 크면 소정 상태의 번인 신호를 발생하고, 상기 소정 상태의 번인 신호를 피드 백하여 상기 로직 문턱 전압을 낮추도록 하는 번인 신호 발생 수단을 포함하여 구성된다.
이와 같이 구성된 본 발명은 외부 전압이 상기 번인 신호 발생부의 로직 문턱 전압보다 높아지면 소정 상태의 번인 신호를 출력하여 칩의 동작 상태가 번인 모드로 진입하였음을 나타냄과 아울러, 상기 소정상태의 번인 신호에 따라 상기 로직 문턱 전압을 번인 모드로의 진입시보다 더 낮추어 상기 히스테리시스 특성이 발생되도록 한다.
제3도는 본 발명에 의한 반도체 메모리의 번인 감지 회로를 나타낸 도면으로서, 바이어스 전압(Vbias)이 인가됨에 따라 외부 전압(Vdd)을 강하시키는 외부 전압 감지부(70)와, 상기 외부 전압 감지부(70)의 출력 신호가 인가됨에 따라 소정의 번인 신호(BI)를 발생함과 아울러 번인 진입 전압과 번인 탈출 전압 사이에 히스테리시스 특성을 부여하는 번인 신호 발생부(80)와, 상기 번인 모드 진입 전압과 번인 모드 탈출 전압 간의 폭을 조절하는 전압 조정부(100)로 구성되어 있다. 제3도에는 제1도의 바이어스 전압 발생부(10) 및 퓨즈 선택부(60)가 도시되지 않았는데, 그 회로 구성 및 작용은 동일하므로 도면 및 상세한 설명에서 제외되어 있다.
상기 외부 전압 감지부(70)는 게이트와 드레인이 각각 공통 접속된 엔모스 트랜지스터(71-72)와 게이트에 상기 바이어스 전압(Vbias)이 인가되는 엔 모스 트랜지스터(73)가 외부 전압(Vdd)과 접지 사이에 차례로 연결되며, 상기 엔 모스 트랜지스터(72)(73)의 소스-드레인 접속됨으로부터 노드(D)를 통하여 출력 신호가 발생된다.
상기 번인 신호 발생부(80)는 외부 전압(Vdd)과 접지 사이에 차례로 연결되며 각각의 게이트에는 상기 외부 전압 감지부(70)의 출력 신호가 인가되는 피 모스 트랜지스터(81) 및 엔 모스 트랜지스터(82)와, 상기 모스 트랜지스터(81-82)로부터 노드(E)를 통하여 출력되는 신호를 차례로 반전하는 인버터(83-85)와, 상기 인버터(85)의 출력 신호(BI)가 게이트에 인가됨에 따라 일측에 인가되는 상기 노드(D)의 신호를 타 측으로 전달하는 엔 모스 트랜지스터(86)와, 드레인이 상기 노드(E)에 연결되고 소스가 접지되며 게이트에 상기 엔 모스 트랜지스터(86)로부터 전달된 신호가 노드(F)를 통하여 인가됨에 따라 상기 모스 트랜지스터(81-82)의 로직 문턱 전압을 낮추는 엔 모스 트랜지스터(87)와, 상기 노드(E)와 접지 사이에 차례로 연결되며 각각의 게이트에는 상기 전압 조정부(100)의 출력 신호와 상기 노드(F)의 신호가 각각 인가되는 엔 모스 트랜지스터(88-89)와, 상기 엔 모스 트랜지스터(88-89)와 동일하게 구성된 엔 모스 트랜지스터(90-91)와, 드레인이 상기 노드(F)에 연결되고 소스가 접지되며 게이트에는 상기 인버터(84)의 출력 신호가 인가되는 엔 모스 트랜지스터(92)로 구성된다.
이와 같이 구성된 본 발명에 의한 반도체 메모리의 번인 감지 회로의 동작 및 효과를 상세히 설명하면 다음과 같다.
바이어스 전압(Vbias)이 외부 전압 감지부(70)의 엔 모스 트랜지스터(73)의 게이트에 인가되면, 엔 모스 트랜지스터(71)의 게이트-드레인 접속점에 인가되는 외부 전압(Vdd)이 직렬로 연결된 엔 모스 트랜지스터(71-72)에 의해 차례로 강하된다. 상기 강하된 전압은 로직 인버터를 형성하는 상기 모스 트랜지스터(81-82)의 게이트에 각각 인가되는데, 정상 동작 상태에서는 상기 엔 모스 트랜지스터(82)의 로직 문턱 전압보다 낮도록 되어 있다. 따라서, 엔 모스 트랜지스터(82)가 턴 오프되는 반면 피 모스 트랜지스터(81)는 턴 온되므로 노드(E)에는 하이 상태의 신호가 나타난다. 이 하이상태의 신호는 인버터(83-85)에 의해 차례로 반전되어 최종적으로 로우 상태의 번인 신호(BI)가 출력되고, 이 로우 상태의 번인 신호(BI)는 칩이 정상 동작 상태에 있음을 나타낸다. 이때, 제1스위치 역할을 하는 엔 모스 트랜지스터(86)는 턴 오프되고, 제2 스위치 역할을 하는 엔 모스 트랜지스터(82)는 턴 온된다. 따라서, 노드(F)의 전위는 접지 레벨로 떨어지고, 이에 따라 엔 모스 트랜지스터(87)(89)(91)가 모두 턴 오프됨으로써 로직 인버터의 역할을 하는 상기 엔 모스 트랜지스터(81-82)의 로직 문턱 전압은 변하지 않는다.
그런데, 상기 외부 전압 감지부(70)의 외부 전압(Vdd)이 서서히 증가하면 노드(D)의 전압도 이에 상응하여 높아지게 되는데, 이 증가된 노드(D)의 전압이 로직 인버터를 형성하는 상기 모스 트랜지스터(81-82)의 게이트에 각각 인가된다. 만약, 상기 증가된 전압이 엔 모스 트랜지스터(82)의 로직 문턱 전압보다 높아지게 되면, 엔 모스 트랜지스터(82)가 턴 온되는 반면 피 모스 트랜지스터(81)가 턴 오프되므로 노드(E)의 전압은 로우가 된다. 이 로우 상태의 전압은 인버터(83-85)에 의해 차례로 반전됨으로써 최종적으로 출력되는 번인 신호(BI)는 하이 상태가 되고, 이 하이 상태의 번인 신호(BI)는 칩이 번인 모드에 있음을 나타낸다. 이와 같이, 외부 전압(Vdd)이 증가하여 번인 모드로 진입하면, 번인 감지 회로의 번인 신호 발생부(80)가 이를 감지하여 하이 상태의 번인 신호(BI)를 출력하게 됨으로써 반도체 메모리에서 번인 동작이 수행되도록 한다.
상기 하이 상태의 번인 신호(BI)와 로우 상태의 반전된 번인 신호(BIB)는 제1, 제2스위치 역할을 하는 엔 모스 트랜지스터(86)(92)를 각각 턴 온 및 턴 오프시키고, 턴 온된 엔 모스 트랜지스터(86)는 상기 노드(D)의 전압을 노드(F)로 전달한다. 그러므로, 로직 문턱 전압 감지용 트랜지스터 엔모스 트랜지스터(87)가 턴 온되어, 노드(E)와 접지 사이에는 턴온된 엔 모스 트랜지스터(82)(87)가 2개의 병렬 경로를 형성한다. 그러므로, 로직 인버터의 로직 문턱 전압은 상기 트랜지스터(81-82)만으로 구성되었을 때에 비해 상기 엔 모스 트랜지스터(87)가 추가로 포함되었을 때가 더 낮아지게 된다. 즉, 번인 모드로의 진입은 하나의 엔 모스 트랜지스터(82)가 턴 온됨으로써 이루어지게 되나, 일단 번인 모드로 진입되면 엔 모스 트랜지스터(87)가 또한 턴 온되기 때문에, 번인에서의 탈출은 2개의 턴 온된 엔 모스 트랜지스터(82)(87)가 턴 오프되어야 하므로 번인 진입 전압 보다 더 낮은 전압에서 이루어진다. 따라서, 번인 진입 전압과 번인 탈출 전압 사이에는 제2도와 같은 히스테리시스 특성이 주어지게 된다.
상기 히스테리시스 특성은 전압 조정부(100)의 제어에 따른 엔 모스 트랜지스터(88-91)의 동작에 의해 더욱 뚜렷해지게 된다. 번인 모드에서는 턴 온된 상기 엔 모스 트랜지스터(86)에 의해 엔 모스 트랜지스터(89)(91)가 턴 온되어 있는 상태이므로, 상기 퓨즈 선택부(100)가 엔 모스 트랜지스터(88)를 턴 온시키게 되면, 엔 모스 트랜지스터(88)(89)가 상기 엔 모스 트랜지스터(87)에 추가하여 또 하나의 병렬 경로를 형성하게 된다. 이것은 상기 로직 인버터의 로직 문턱 전압을 더욱 낮게 함으로써 번인 진입 전압과 번인 탈출 전압의 갭이 더욱 넓어지게 된다. 엔 모스 트랜지스터(90)(91)도 상기와 마찬가지로 상기 전압 조정부(100)의 제어에 따라 병렬의 경로를 형성할 수 있다. 이와 같이, 상기 모스 트랜지스터(88-89), (90-91)는 상기 로직 인버터의 로직 문턱 전압을 각각 조정하는 로직 문턱 전압 감압 조정부의 역할을 하게 된다. 이상과 같이 번인 진입 전압과 번인 탈출 전압간에 소정의 갭이 부여되면, 외부 전압(Add)이 불안정하더라도 진입된 번인 모드로부터 쉽게 탈출하지 못하게 된다.
한편, 상기 모스 캐패시터(74)는 상기 노드(D)에서 발생되는 커플링 노이즈(coupling noise)를 제거하기 위해 사용되었다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 메모리의 번인 감지 회로는 번인 진입 전압과 번인 탈출 전압 간의 히스테리시스 특성이 번인 신호 발생부의 로직 문턱 전압의 조정에 의해 부여됨으로써 번인 진입 전압 및 번인 탈출 전압이 공정 변화에 매우 둔감하게 되는 효과가 있다. 또한, 본 발명에서는 외부 전압을 강하하는데 있어, 문턱 전압이 낮은 특성의 트랜지스터를 쓰지 않아도 된다는 잇점이 있다.

Claims (8)

  1. 바이어스 전압이 인가됨에 따라 외부 전압을 강하하여 출력하는 외부 전압 감지 수단과; 상기 외부 전압 감지 수단에서 일정하게 강하된 전압이 자신의 로직 문턱 전압보다 크면 소정 상태의 번인 신호를 발생하고, 상기 소정 상태의 번인 신호를 피드 백하여 상기 로직 문턱 전압을 낮추도록 하는 번인 신호 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  2. 제1항에 있어서, 상기 외부 전압 감지 수단은 자신의 출력 신호에 혼입된 노이즈를 제거한 다음 상기 번인 신호 발생 수단으로 출력하도록 하는 모스 캐패시터를 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  3. 제1항에 있어서, 상기 번인 신호 발생 수단은 자신의 로직 문턱 전압을 이용하여 상기 외부 전압 감지 수단의 출력 신호를 반전하여 출력하는 로직 인버터와, 피드 백 되는 상기 로직 인버터의 반전된 출력 신호가 소정의 상태가 되면, 상기 외부 전압 감지 수단의 출력 신호를 전달하는 제1스위치와, 상기 제1스위치의 출력 신호가 인가됨에 따라 상기 로직 인버터의 로직 문턱 전압을 낮추는 로직 문턱 전압 감압용 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  4. 제3항에 있어서, 상기 로직 인버터는 외부 전압과 접지 사이에 피 모스 트랜지스터 및 엔 모스 트랜지스터가 차례로 연결되고, 상기 피 모스 트랜지스터 및 엔 모스 트랜지스터의 게이트에는 상기 외부 전압 감지부의 출력 신호가 인가됨을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  5. 제3항에 있어서, 상기 제1스위치는 모스 트랜지스터로 구성되어 게이트에 인가되는 상기 번인 신호가 제1상태이면 턴 오프되고, 상기 번인 신호가 제2상태이면 턴 온되어 상기 로직 문턱 전압 감압용 트랜지스터를 구동시키는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  6. 제5항에 있어서, 상기 제1스위치가 턴 오프되면 자신은 턴 온되어 상기 로직 문턱 전압 감압용 트랜지스터가 디스에이블되게 하고, 상기 제1스위치가 턴 온되면 자신은 턴 오프되는 제2스위치를 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  7. 제3항에 있어서, 상기 로직 문턱 전압 감압용 트랜지스터는 드레인이 상기 로직 인버터의 출력 단자에 연결되어, 게이트에 인가되는 상기 제1스위치의 출력 신호에 의해 인에이블되면 상기 로직 인버터의 로직 문턱 전압을 낮추는 역할을 하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
  8. 제3항에 있어서, 상기 번인 회로 발생수단은 직렬로 연결된 2개의 모스 트랜지스터가 상기 로직 문턱 전압 감압용 트랜지스터와 병렬로 구성되며, 상기 모스 트랜지스터는 각각 상기 제1스위치가 소정의 외부 선택 신호에 의해 제어되어, 상기 로직 인버터의 로직 문턱 전압을 더욱 낮추도록 하는 로직 문턱 전압 감압 조정부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리의 번인 감지 회로.
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