JPS5877317A - シユミツト・トリガ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は相補型ＭｏＳトランジスタで構成したシュミッ
ト・トリガ回路に関するもので、特に、３　、 閾電圧が自由に設定でき、ヒステリシス電圧が十分に幅
広くとれ、さらに、定常直流電流の流れないシュミット
Φトリガ回路に関するものである。

従来の相補型ＭＯ８（０ＭＯ８と称す）トランジスタ構
成、のシュミット・トリガ回路を第１図に示す。Ｐ１〜
Ｐ４はＰチャンネル、Ｎ１．Ｎ２はＮチャンネルエンハ
ンスメント型ＭＯＳトランジスタであり、ＰｌとＮ１．
Ｐ４とＮ２でそれぞれインバータが形成され、Ｐ２はダ
イオード接続されている。先ず、入力電圧ｖ、Ｎが”０
″−”１″（ＧＮＤ−ｖＤＤ）へ変化すルトキハ、ｖＯ
ＵＴハ、初めは“０＃であるから、Ｐ３はオン（飽和状
態）となっている。従って、Ｐｌのソース電圧は、は−
ぼ電源電圧ｖＤＤに。近い電圧になる。一方ｖ、Ｎが”
１　”−”Ｏ’　（ＶＤＤ−４ＧＮＤ）へ変化するＫは
、ｖＯＵＴは、初めは′１”であるため、Ｐ３はオフの
状態にあって、Ｐｌのソース電圧は、ダイオード接続さ
れたＰ２のため、電源電圧ｖＤＤからＶＴＰ（Ｐ２の閾
値電圧）だけ落ちた電圧になっている。従って、ｖｌＮ
が″１′→″′Ｏ″の場合のｖＯＵＴ　の反転電圧ｖＩ
Ｌ　は、０″→″−１”の場合の反転電圧ｖＩＨより下
まわることになり、第２図に示す入出力電圧特性に見ら
れるようにヒステリシス特性をもっことになる。

しかしながら、第１図の回路は反転電圧Ｖ　ＩＬ　。

ｖＩＨの設定の自由度が少なく、特にヒステリシス電圧
（ｖＩＨ−ｖＩＬ）が、０．２ｖ程度しかとれず、ごく
限られた範囲でしか使用できなかった。

本発明は、上記の従来例の欠点を除去し、反転電圧ｖＩ
Ｌ、ｖＩＨが自由に広範囲に設定でき、かつ、ヒステリ
シス電圧が幅広くとれるシュミット・トリガ回路を提供
せんとするものである。

本発明の一実施例を第３図に示す。Ｐ１〜ｊｓＩｄ、Ｐ
チャネル・エンハンスメント型ＭＯＳ　）　５ンジスタ
で、サブストレートは電圧源ｖＤＤ　（例えば＋５Ｖ）
に接続されている。Ｎ１〜Ｎ４はＮチャネル・エンハン
スメントｆｉＭＯ８）ランジスタで、サブストレートは
接地電位Ｇ１１Ｄになっている。いずれも、ソースを矢
印で示しである。ＰｌとＮ１．Ｐ４とＮ４でそれぞれイ
ンバータを形成６　、 している。

一般に、ＣＭＯＳインバータの反転電圧（出力が反転す
る入力電圧）をＶとすれば、次式が成立する。

ｖＤＤ・・・・・・電源電圧、ｖＴｎ、ｖＴｐ・・・・
・・”　＋　ｐチャネル・トランジスタの閾値電圧、μ
ユ、μ９・・・・・・・・・チャネル中の電子、正孔の
平均表面移動度、Ｗｎ。

Ｗｐ・・・・・・・・・ｎ、ｐチャネル・トランジスタ
のゲート幅ｒ　”Ｈｌ”ｐ　””・・”・”　ｇ　ｐチ
ャネル・トランジスタのゲート長である。また、０）式
はｎ、ｐ両チャネル・トランジスタのゲート酸化膜厚は
相等しいものとしている。次に、ｖＴｎ＝１ｖＴｐ１＝
ｖＴ。

ｆｉｎ＝　ｆｆｉ、と仮定すれば、（１）　、　（２）
式は、ｖ＝ＶＤｐ”　（ｒ　１　）　Ｖ７　　、、、−
９．、、、、、、＜、＞ｔｒ＋１ ６　・＼ となる。（１）’　、（２）’式から、ゲート幅の比ｗ
ｎ／ｗｐによって、反転電圧Ｖが変化し、Ｗｎ／Ｗｐを
大きくとるとＶは下がり、逆に小さく、とるとＶは上が
る。

さて、第３図の実施例において、■　が“０″→“１”
（ＯＶ−＋５Ｖ）と変化するとき、初めｖＯｕ　Ｔ　　
は“０″で゛あるから、Ｎ３はオフ状態、Ｐ３はオン（
飽和）状態にあシ、初段のインバータ（点線で囲ったＡ
の部分）のＰチャネル側のトランジスタはＰｌとＰ２に
なり、全てのトランジスタのゲート長ａが相等しいと仮
定したとき、Ｐチャネル側のトラ、ンジスタの等価的な
ゲート幅は、二Ｐ１にＷｐ２・”Ｐ３　／　（Ｗｐ２　
”　Ｗｐ３　）を加えたものになる。これに対して、Ｎ
３がオフであるから、トランジスタＮ２の効果が消工′
・て、初段のインバータ＾のＮチャネル側のトランジス
タはＮ１だけとなり、等価的ゲート幅は”Ｎ、であるか
ら、ゲート幅の比ｗｌ／ｗｐ　は等価的に ７１、 ＷＮ１／ＷＰ１＋ＷＰ２　・ＷＰ３／（ＷＰ２＋ＷＰｓ
）　　・・・・・・曲・（３）となる。一方、ＶｌＮが
−１’−＋”ｏ”（＋５ｖ−Ｏｖ）と変化するときには
、ｖＯＵＴは最初″１”であるから、Ｐａはオフ状態、
Ｎａはオン（飽和）状態にあり、初段のインバータ四の
Ｎチャネル側のトランジスタはＮ１とＮ２になり、等価
的なゲート幅はＷＮｌにＷＮ２・ＷＮｓ　／　（ＷＮ２
　”　ＷＮ３　）を加えたものになる。これに対して、
Ｐａがオフであるから、トランジスタＰ２の効果が消え
て、初段のインバータ（６）のＰチャネル側のトランジ
スタはＰｌだけとなり、等価的ゲート幅はＷＰｌである
から、ゲート幅の比ｗｎ／ｗｐは等価的に ＷＮ１＋　ＷＮ２　・ｗＮｓ／　（ＷＮ２　＋　ＷＮ３
）／Ｗｐ、−・・・・−（４）となる。ここで、ｖｌＮ
が“０”−“１″の場合のゲート幅比（３）と、１”→
“０”の場合の・ゲート幅比（４）とを比較すれば明ら
かに、（３Ｋ（４）となる。

従って、（１）Ｊり’式の考察から、第４図に示す如く
、ＶｌＮの“０”−”１・″の場合の反転電圧ｖＩＨと
、“１１−“０”の場合の反転電圧ｖＩＬとの関係は、
ｖＸＬ＜ｖＩＨとなり、ヒステリシス特性を有すること
になる。即ち、ｖＩＬはＰｌとＮ１〜Ｎ３との等価的な
りｍの比で決まり、ｖＩＨはＰ１〜Ｐ３とＮ１との等価
的なｊａｍの比で決まる。ヒステリシス電圧（ｖＩＨ−
ＶＩＬ）を太き、＜シたい場合には、Ｐｌ、Ｎ１のゲー
ト幅に対して、Ｐ２とＰａ。

Ｎ２とＮ３のゲート幅を大きくとってやればよい。

また、上述の説明からｖｌＬ、ｖＩＨの位置は、トラン
ジスタＮ１〜Ｎ３．Ｐ１〜Ｐ３のゲート幅Ｗの相対比を
適切に決めてやることで、容易にどこにでも設定できる
ことが分かる。

なお、第３図のＰ２とＰａの直列接続、Ｎ２とＮ３の直
列接続の順番は、図示の通りに限定されるものではなく
、Ｐａが電源側にまたＮ３がグランド側にきてもよい。

以上、説明したように本発明によれば、反転電圧ｖｌＬ
、ｖＩＨトヒステリシス電圧（ｖＩＨ−ｖＩＬ）が、従
来になく広範囲に、また幅広くとることのできるシュミ
ット・トリガ回路が実現でき、しかも設計が容易であり
、回路構成が簡単であって、ＣＭＯ８集積回路に用いた
とき、極めて価値の高９、− いものである。

【図面の簡単な説明】

第１図はシュミット・トリガ回路の従来例を示す図、第
２図は第１図の入出力特性図、第３図は本発明の一実施
例の具体的回路構成図、第４図は第３図の入出力特性図
である。 Ｐ１〜Ｐ４・・・・・・Ｐチャネル・エンハンスメント
型ＭＯ８）ランジスタ、Ｎ１〜Ｎ４・・・・・・Ｎチャ
ネル・エンハンスメント型ＭＯ８）ランジスタ。 第１図 第２図 １／／Ｊ／

Claims (2)

【特許請求の範囲】
1. （１）一方導電型の第１のトランジスタと、一方導電型
   の第２と第３のトランジスタとが直列接続されて成る第
   １の直列要素と、他方導電型の第４のトランジスタと、
   他方導電型の第６と第６のトランジスタとが直列接続さ
   れて成る第２の直列要素と、インバータとを真備し、上
   記第１のトランジスタのツースと上記第１の直列要素の
   一端とを第１の電圧源に接続し、上記第４のトランジス
   タのソースと上記第２の直列要素の一端とを第２の電圧
   源に接続し、上記第１のトランジスタのドレインと上記
   第４のトランジスタのドレインと上記第１の直列要素の
   他端と上記第２の直列要素の他端とを上記インバータの
   入力端子に接続し、上記インバータの出力端子を、上記
   第３のトランジスタのゲートと上記第６のトランジスタ
   のゲートとに接続し、上記第２．第４．第６のトラン身
   負′夕あ２ページ 各ゲートを上記第１のトランジスタのゲートに接続して
   、上記第１のトランジスタのゲートに入力信号を入力し
   て、上記インバータの出力端子に出力信号を得ることを
   特徴とするシュミット・トリ六１回路。
2. （２）一方導電型、他方導電型のトランジスタが羊し−
   ｔ’しｐ−ｙ−ヤンネル、Ｎチャンネル・エンハンスメ
   ント型ＭＯ８）ランジスタであることを特徴とする特許
   請求の範囲第１項記載のシュミット・トリガ回路◎ （′４　第１の直列要素の一端が第２のトランジスタの
   ソ〒スであり、他端が第３のトランジスタのドレインで
   あり、さらに第２の直列要素の一端が第６のトランジス
   タのソースであり、他端が第６のトランジスタのドレイ
   ンであることを特徴とする特許請求の範囲第１項記載の
   シュミット・トリガ回路。