JP2925337B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、複数個の集積回路チッ
プ領域を有するウェハ状態の半導体装置あるいはこのウ
ェハ状態の半導体装置から個々のチップに分離されてパ
ッケージに収納されて集積回路装置として仕上げられた
半導体装置に係り、特にウェハ状態でプローブカードと
プローバとを用いてバーンインするのに適した電圧スト
レス試験用の端子を有する半導体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程では、通常は、ウ
ェーハ製造プロセスを終了してからダイソートテストに
よって良品を選別し、不良品をマークし、その後、良品
をパッケージに収納して最終製品の形態に仕上げてい
る。そして、最終製品の形態に仕上げられたパッケージ
完了後の半導体装置を対象としてバーンインを行ってい
る。これに対して、本願出願人の出願により、ウェーハ
状態でダイソートの前にプローブカードとプローバとを
用いてバーンインする方法を採用する場合に適した半導
体装置を提案した。このようなウェーハ状態でのバーン
インに際して、効率を考えると、プローブカードの針を
ウェハ上の全ての集積回路チップ領域上のバーンイン時
に使用されるパッドに同時に接触させて電圧ストレスを
印加することが理想的である。しかし、このようなこと
は現状のプローブカードの技術では不可能であり、現実
的には、ウェハ上の可能な限り多くの複数個のチップ領
域上の電圧ストレス試験用のパッドに同時に接触させる
ことが望ましい。この場合、現状のプローブカードを使
用するものとすれば、例えば図４に示すように、ウェハ
上の隣り合う２列のチップ領域群のうちの各４個のチッ
プ領域４０上の電圧ストレス試験用のパッド４１に対し
て、プローブカードの向い合う二辺から突設された針４
２を同時に接触させ、同時に８個のチップ領域４０に電
圧ストレスを印加することが可能になる。しかし、同時
に８個のチップ領域に電圧ストレスを印加する程度で
は、バーンインの効率が必ずしも十分には得られない。
【０００３】
【発明が解決しようとする課題】上記したように現在提
案されている半導体装置では、さらに多くのチップ領域
に対して同時にプローブカードの針を接触させるための
工夫の余地がある。
【０００４】本発明は上記の問題点を解決すべくなされ
たもので、ウェーハ状態でプローブカードとプローバと
を用いてバーンインする際に、プローブカードの針を可
能な限り多くのチップ領域に対して同時に接触させるこ
とが可能となり、バーンインの効率を向上させると共に
生産能力を向上させ、バーンインの時間を短縮して製造
コストを低減し得る半導体装置を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は、複数個の集積
回路チップ領域を有するウェハ状態の半導体装置あるい
はこのウェハ状態の半導体装置から個々のチップに分離
され、パッケージに収納されて集積回路装置として仕上
げられた半導体装置において、集積回路チップ領域には
動作電源供給用の電源端子以外の電圧ストレス試験用の
端子として、同じ機能の端子が複数組設けられ、各組の
電圧ストレス試験用の端子はそれぞれ２個ずつ設けられ
ており、これら各２個の端子は集積回路チップ領域の平
行な二辺にわけてそれぞれほぼ一列に配列され、かつ一
方の辺に配列された端子群と他方の辺に配列された端子
群とは、互いに対応する端子同士が配列方向にずれて配
置されることを特徴とする。さらに、本発明は、複数個
の集積回路チップ領域を有するウェハ状態の半導体装置
あるいはこのウェハ状態の半導体装置から個々のチップ
に分離され、パッケージに収納されて集積回路装置とし
て仕上げられた半導体装置において、集積回路チップ領
域には動作電源供給用の電源端子以外の電圧ストレス試
験用の端子として、同じ機能の端子が複数組設けられ、
各組の電圧ストレス試験用の端子はそれぞれ２個ずつ設
けられており、これら各２個の端子は集積回路チップ領
域の平行な二辺にわけてそれぞれほぼ一列に配列され、
かつ一方の辺に配列された端子群と他方の辺に配列され
た端子群とは、互いに対応する端子同士の配列順序が異
なるように配置されることを特徴とする。
【０００６】
【０００７】
【作用】ウェハ状態の半導体装置において隣り合う２列
のチップ領域群の互いに近接する各一辺にそれぞれの電
圧ストレス試験に必要なパッド群を集中して配置するこ
とが可能になる。これにより、ウェハ状態でのバーンイ
ン時に、上記２列のチップ領域群の各一辺に集中してい
る電圧ストレス試験用のパッド群に対して、プローブカ
ードの向い合う二辺から突設された針のうちの一辺側か
ら突設された針を同時に接触させ、同様に、プローブカ
ードの他の一辺側から突設された針を、上記２列に隣り
合う別の２列のチップ領域群の各一辺に集中している電
圧ストレス試験用のパッド群に対して同時に接触させる
ことが容易になる。これにより、ウェハ上の隣り合う４
列のチップ領域群の電圧ストレス試験用のパッド群にプ
ローブカードの針を同時に接触させて各チップ領域に電
圧ストレスを印加することが可能になる。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【０００９】図１は、半導体ウェハ上に複数個の集積回
路チップ領域、例えばダイナミック型ランダムアクセス
メモリ領域を有するように製造された、この発明の途中
の過程で考えられた半導体装置におけるチップ領域１０
…の配列の一部と、この各チップ領域上における電圧ス
トレス試験用のパッド（例えばボンディングパッド）１
１ａ´、１１ａ”、１１ｂ´、１１ｂ”の配置の一例
と、ウェハ状態でのバーンイン時に上記各チップ領域上
における電圧ストレス試験用のパッドの一部にプローブ
カード１２…の針１３…が同時に接触している様子を示
している。なお、図１では、電圧ストレス試験用のパッ
ド以外のダイソートおよびアセンブリに使用されるボン
ディングパッドは表示を省略している。
【００１０】即ち、チップ領域１０には、動作電源供給
用の電源パッド以外の電圧ストレス試験用のパッドとし
て、同じ機能のパッドが複数個（本例では２個ずつ）設
けられており、この複数個のパッドはチップ領域の一辺
部と他の領域部（例えば他辺部）とに分散して配置され
ている。一例として、電圧ストレス試験用のパッドは複
数組（本例では２組）設けられており、各組の各２個の
パッド（１１ａ′、１１ａ”）、（１１ｂ′、１１
ｂ”）はチップ領域１０の平行な二辺に分けられてそれ
ぞれほぼ一列に配置され、一方の辺に配列されたパッド
群（１１ａ′、１１ｂ′）と他方の辺に配列されたパッ
ド群（１１ａ”、１１ｂ”）とは、同じ順序で配列され
ると共に互いに対応するパッド同士が向き合うように配
列されている。なお、上記各組における同じ機能の２個
のパッド相互は、配線（図示せず）により接続されてい
る。
【００１１】図１の半導体装置においては、隣り合う２
列のチップ領域群の互いに近接する各一辺にそれぞれの
電圧ストレス試験に必要なパッド群が集中している。こ
れにより、ウェハ状態でのバーンイン時に、プローブカ
ードの向い合う二辺から突設された針のうちの一辺側か
ら同方向に突設された針を、上記２列のチップ領域群の
うちの各列当り例えば４個のチップ領域における各一辺
に集中している電圧ストレス試験用のパッド群に対して
同時に接触させることが容易になる。同様に、プローブ
カードの他の一辺側から同方向に突設された針を、上記
２列に隣り合う別の２列のチップ領域群のうちの各列当
り例えば４個のチップ領域における各一辺に集中してい
る電圧ストレス試験用のパッド群に対して同時に接触さ
せることが容易になる。
【００１２】これにより、ウェハ上の隣り合う４列のチ
ップ領域群のうちの各列当り４個のチップ領域（１６個
のチップ領域）の電圧ストレス試験用のパッド群にプロ
ーブカードの針を同時に接触させて各チップ領域に電圧
ストレスを印加することが可能になる。従って、図４に
示した方法と比較すると、プローブカードの針を同時に
接触し得るチップ数が２倍であり、バーンイン時間が１
／２に短縮される。
【００１３】また、隣り合うチップの隣り合う各一辺に
集中している電圧ストレス試験用のパッド群にプローブ
カードの針を接触するので、隣り合うチップに接触する
針の長さのずれを短くすることができ、プローブカード
の設計も容易になる。
【００１４】即ち、図１の半導体装置によれば、ウェハ
状態でプローブカードとプローバとを用いてバーンイン
する際に、プローブカードの針をウェハ上の可能な限り
多くの複数個のチップ領域上の電圧ストレス試験用のパ
ッドに同時に接触させることが可能となり、バーンイン
の効率を向上させると共に生産能力を向上させ、バーン
インの時間を短縮して製造コストを低減することができ
る。
【００１５】なお、上記ウェーハ状態の半導体装置から
個々のチップに分離され、パッケージに収納されて最終
製品の形態に仕上げられた集積回路装置についてみれ
ば、そのチップ上には動作電源供給用の電源パッド以外
の電圧ストレス試験用のパッドとして、同じ機能のパッ
ドが複数個設けられ、この複数個のパッドはチップの一
辺部と他の領域部とに分散して配置されていることにな
る。
【００１６】また、前記各チップ領域の一方の辺に配列
されたパッド群と他方の辺に配列されたパッド群とは、
図１に示したように、同じ順序で配列されると共に互い
に対応するパッド同士が向き合うように配列する必然性
はない。
【００１７】図２は、第１実施例に係るウェハ状態の半
導体装置の一部を示しており、各チップ領域１０上の互
いに対応するパッド同士（１１ａ´、１１ａ”）、（１
１ｂ´、１１ｂ”）を配列方向にずらすことにより、前
記２列のチップ領域群における電圧ストレス試験用の集
中しているパッド群に対してプローブカード１２の同じ
一辺側から同方向に突設された針１３…を同時に接触さ
せる際、隣り合う針同士が接触するおそれが少なくなる
という利点が得られる。
【００１８】図３は、第２実施例に係るウェハ状態の半
導体装置の一部を示しており、各チップ領域１０上の互
いに対応するパッド同士（１１ａ´、１１ａ”）、（１
１ｂ´、１１ｂ”）の配列順序を異ならせる（ここで
は、配列順序を逆にしている）ことにより、プローブカ
ード１２の前記二辺から突設する針数を増やすと共に残
りの向い合う二辺からも針１３…を突設させ、この針１
３…をウェハ上の前記１６個のチップ領域１０…群に対
して列方向の両側の各列４個のチップ領域１０…群にも
同時に接触させることが容易になる。これにより、さら
に多く（合計３２個）のチップ領域上の電圧ストレス試
験用のパッド群にプローブカードの針を同時に接触させ
て各チップ領域に電圧ストレスを印加することが可能に
なる。
【００１９】また、パッケージへの収納に先立ってボン
ディングパッドにプローブカードの針が接触した回数が
多いほど、ワイヤーボンディングの歩留り、ひいてはア
センブリの歩留りが悪くなるが、各チップ領域における
電圧ストレス試験用のパッド群をダイソートとかアセン
ブリに兼用する場合には、バーンイン時にプローブカー
ド針が接触しなかった方のパッド群をダイソートとかア
センブリに使用するようにすればよい。これにより、バ
ーンイン時にプローブカード針が接触しなかった方のパ
ッドに対するプローブカード針の接触回数がバーンイン
分だけ従来よりも減り、このパッドはプローブカード針
の接触による傷が少なくて済むので、アセンブリの歩留
りを向上させることが可能になる。
【００２０】また、各チップ領域における電圧ストレス
試験用のパッド群をアセンブリに兼用する場合には、ア
センブリ時のパッケージ形状（例えばＺＩＰ、ＳＯＪ）
により決まっている外部端子（ピン）の配置に依存せず
にパッドを配置することが可能になる。従って、１個の
チップあるいは１個のマスクセットで複数種のパッケー
ジに収納させようとする場合に、各パッケージの端子
（ピン）配置に対応し易いようにパッドを配置すること
が可能になるので、パッケージのリードのレイアウトに
無理な工夫をこらす必要もなくなり、この点からもアセ
ンブリの歩留りを向上させることができる。
【００２１】また、前記図１の半導体装置および第１実
施例は、電圧ストレス試験用のパッドの配置として、プ
ローブカードの向い合う二辺から突設された針をウェハ
上の隣り合う４列のチップ領域群に同時に接触させるこ
とが容易になるように工夫した例を示したが、さらに、
電圧ストレス試験用のパッドをチップ領域の四辺に分散
して配置すると共にプローブカードの残りの向い合う二
辺からも針を突設させることにより、この針をウェハ上
の前記１６個のチップ領域群に対して列方向に隣り合う
各２個のチップ領域群に同時に接触させることが可能に
なる。これにより、さらに多くのチップ領域上の電圧ス
トレス試験用のパッド群にプローブカードの針を同時に
接触させて各チップ領域に電圧ストレスを印加すること
が可能になる。
【００２２】また、ウェーハ状態でのバーンインの多数
個取りを考慮すると、顕微鏡の視野に入らないチップで
も電圧ストレス試験用のパッドに対してプローブカード
針の接触が簡単かつ確実に行われるようにするために、
ダイソートおよびアセンブリに使用されるボンディング
パッド（入力容量の規格により、むやみに大きく形成で
きないことが多い。）よりも電圧ストレス試験用のパッ
ドを大きく形成することも可能である。
【００２３】また、上記各実施例は、電圧ストレス試験
用のパッドとして同じ機能のパッドを複数個設けた場合
を示したが、電圧ストレス試験用のパッド群を集積回路
チップ領域の一辺部に集中して配置し、ウェハ上の集積
回路チップ領域配列における隣り合う２行または２列を
１組とする集積回路チップ領域の互いに近接する各一辺
部に前記パッド群を集中して配置した場合（例えば図１
中のプローブカード針１３…が接触していない方の電圧
ストレス試験用のパッド群が存在しない場合）でも、上
記各実施例に準じた効果が得られる。
【００２４】また、上記各実施例において、ストレス試
験用の端子は、ボンディングパッドに限らず、ウェハ状
態でのバーンインに際して使用されるテスターのプロー
ブカードの接触端子（材質として例えば導電性ゴムを用
いたものでもよい。）に接触可能なものであればよく、
例えばＴＡＢ（ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）技術で用いられるバンプなどでもよい。
【００２５】また、上記各実施例は、電圧ストレス試験
用のパッドについて工夫した点を述べたが、ダイソート
に際して使用されるパッドについても上記と同様に工夫
することにより上記各実施例に準じた効果が得られる。
【００２６】なお、チップ上に電源パッドについて複数
個のボンディングパッドを設ける技術は、例えば文献；
ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．５，ＯＣ
ＴＯＢＥＲ １９８８ ｐｐ．１１４２’Ａ２０−ｎｓ
１２８−ｋｂｉｔ＊４ Ｈｉｇｈ−ＳｐｅｅｄＤＲＡ
Ｍ ｗｉｔｈ ３３０−Ｍｂｉｔ／ｓ Ｄａｔａ Ｒａ
ｔｅ’に記載されている。ここでは、４個の電源（Ｖｃ
ｃ）パッドと４個の接地（Ｖｓｓ）パッドを設ける技術
が示されており、この技術の目的は、高速動作に伴う電
源電位（Ｖｃｃ、Ｖｓｓ）のノイズを低減することであ
り、本発明の趣旨とは全く異なる。
【００２７】
【発明の効果】上述したように本発明の半導体装置によ
れば、ウェーハ状態でプローブカードとプローバとを用
いてバーンインする際に、プローブカードの針をウェハ
上の可能な限り多くのチップ領域に対して同時に電圧ス
トレス試験用のパッドに接触させることが可能となり、
バーンインの効率を向上させると共に生産能力を向上さ
せ、バーンインの時間を短縮して製造コストを低減する
ことができる。
【図面の簡単な説明】
【図１】本発明の途中の過程で考えられた半導体装置の
一部の領域におけるチップ領域上の電圧ストレス試験用
のパッドにウェハ状態でのバーンイン時にプローブカー
ドの針が接触している様子を示す図。
【図２】本発明の第１実施例に係る半導体装置の一部の
領域におけるチップ領域上の電圧ストレス試験用のパッ
ドにウェハ状態でのバーンイン時にプローブカードの針
が接触している様子を示す図。
【図３】本発明の第２実施例に係る半導体装置の一部の
領域におけるチップ領域上の電圧ストレス試験用のパッ
ドにウェハ状態でのバーンイン時にプローブカードの針
が接触している様子を示す図。
【図４】現在のプローブカードを用いてウェハ状態でバ
ーンインする時に各チップ領域の電圧ストレス試験用の
パッドにプローブカードの針が接触している様子を示す
図。
【符号の説明】
１０…チップ領域、１１ａ′、１１ａ”、１１ｂ′、１
１ｂ”…電圧ストレス試験用のパッド、１２…プローブ
カード、１３…針。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−61136（ＪＰ，Ａ) 特開 平２−148751（ＪＰ，Ａ) 特開 昭63−110664（ＪＰ，Ａ) 実開 昭60−146341（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/66 G01R 31/26

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数個の集積回路チップ領域を有するウ
    ェハ状態の半導体装置あるいはこのウェハ状態の半導体
    装置から個々のチップに分離され、パッケージに収納さ
    れて集積回路装置として仕上げられた半導体装置におい
    て、集積回路チップ領域には動作電源供給用の電源端子
    以外の電圧ストレス試験用の端子として、同じ機能の端
    子が複数組設けられ、各組の電圧ストレス試験用の端子
    はそれぞれ２個ずつ設けられており、これら各２個の端
    子は集積回路チップ領域の平行な二辺にわけてそれぞれ
    ほぼ一列に配列され、かつ一方の辺に配列された端子群
    と他方の辺に配列された端子群とは、互いに対応する端
    子同士が配列方向にずれて配置されることを特徴とする
    半導体装置。
  2. 【請求項２】 複数個の集積回路チップ領域を有するウ
    ェハ状態の半導体装置あるいはこのウェハ状態の半導体
    装置から個々のチップに分離され、パッケージに収納さ
    れて集積回路装置として仕上げられた半導体装置におい
    て、集積回路チップ領域には動作電源供給用の電源端子
    以外の電圧ストレス試験用の端子として、同じ機能の端
    子が複数組設けられ、各組の電圧ストレス試験用の端子
    はそれぞれ２個ずつ設けられており、これら各２個の端
    子は集積回路チップ領域の平行な二辺にわけてそれぞれ
    ほぼ一列に配列され、かつ一方の辺に配列された端子群
    と他方の辺に配列された端子群とは、互いに対応する端
    子同士の配列順序が異なるように配置されることを特徴
    とする半導体装置。
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