JPS6124823B2 - - Google Patents
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- Publication number
- JPS6124823B2 JPS6124823B2 JP55149896A JP14989680A JPS6124823B2 JP S6124823 B2 JPS6124823 B2 JP S6124823B2 JP 55149896 A JP55149896 A JP 55149896A JP 14989680 A JP14989680 A JP 14989680A JP S6124823 B2 JPS6124823 B2 JP S6124823B2
- Authority
- JP
- Japan
- Prior art keywords
- chips
- metal pads
- integrated circuit
- chip
- probe card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000002184 metal Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000523 sample Substances 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000002950 deficient Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
この発明は半導体基板に形成された集積回路に
係り、特にEPROM（Ｅrasable Ｐrogrammable
Ｒead−Ｏnly Ｍemory）に適する集積回路チ
ツプに関する。 通常、半導体集積回路の製造においては、半導
体ウエハ上に多数の集積回路を製造した後、それ
を個々の集積回路ダイに分割する前に、ウエハ上
において各集積回路の動作機能のテスト（ダイソ
ートテスト）が行われる。すなわち、このテスト
により良品のみが選択され、その後各ダイに分割
されて良品のみがパツケージされる。 ところで、EPROM特にフローテイングゲート
型のMOS−FET（Ｍetal Ｏxide Ｓ
emiconductor Ｆield Ｅffect Ｔransistor）
をメモリセルとしたEPROMは、その書き込み
（すなわち、フローテイングゲートに電子を注入
する）時に時間がかかる。例えば、１つのメモリ
セルの書き込みを行うのに50ｍｓの時間がかか
る。このように１つのメモリセルに対し、50ｍｓ
の時間を必要とするとき、８ビツト×4Kワード
のメモリをプログラムするためには、50ｍｓ×
4096すなわち3.4分もかかる。従つて、今１つの
ウエハ上に200チツプあるとすると、１つのウエ
ハのダイソートテスト、すなわち全ビツト書き込
めるかどうかを調べるためには680分もの長い時
間が必要である。このためフローテイングゲート
型EPROMのダイソート工程にかかる時間を短縮
する工夫が種々なされている。例えば本出願人と
同一人による特願昭55−10236号明細書（半導体
装置測定用プローブカード）に示すような複数の
チツプを同時に測定できるプロブカードがある。
これは例えば第１図ａ，ｂに示すように構成され
る。同図においては、プローブカード１の開口部
２は３つのダイ区域３１，３２，３３に対応する
細長い形状とし、この開口部２の周辺に各ダイ領
域の金属パツド４１，４２，４３に対応した３組
の接触ピン群５１，５２，５３及びその金属配線
６が設けられている。ところで、このような構成
のプローブカード１に対し、従来、ウエハ上に形
成されるチツプのボンデイング用金属パツドは例
えば第２図ａ，ｂにそれぞれ示すような配置とな
つている。 しかしながら、第２図ａに示すような金属パツ
ド配置では、チツプ８１，８２，８３それぞれの
両側に金属パツド９，９………が片寄つているた
め、プローブカード１の接触ピン群５１，５２，
５３が両側において密になる。また、第２図ｂに
示すような配置では、チツプ１０１，１０２，１
０３それぞれの４辺に金属パツド９，９………が
あるため、１つの接触ピンの上を他のピンが横切
る状態となる。このように接触ピンの状態が複雑
になるため、従来、プローブカードの製造が困難
であつた。特に、前記のようなEPROMの場合、
記憶容量が大きくなつてくると、その外部入出力
端子の数も多くなり、これに対応してプローブカ
ードの接触ピンの数も多くする必要があるため、
その製造はいつそう困難であつた。 また、ダイソート工程の場合、全ビツトをプロ
グラムすることなく、一部のみプログラムすると
いう方法がある。しかしながら、一部のみプログ
ラムする方法では、パツケージに組込んだ場合、
不良品となる確率が高く、パツケージが無駄にな
る。 この発明は上記実情に鑑みてなされたもので、
その目的は、チツプ上の金属パツドの配置を工夫
することにより、ダイソート工程の時間を短縮で
きると共に、プローブカードの製造を容易とする
ことのできる集積回路を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第３図において、１１，１２は半導体ウ
エハに形成された１対のチツプを示し、このチツ
プ１１，１２上にはそれぞれ互いに他のチツプと
対向する辺以外の他の３辺に沿つてコの字状に複
数の金属パツド１３，１３………が形成されてい
る。つまり、一方のチツプ１２は他方のチツプ１
１を180゜回転して形成した状態となつている。
そして、このような１対のチツプ１１，１２が半
導体ウエハに繰り返し形成されている。 このような構成とすると、２チツプ同時測定の
ブローブカードでは、ブローブカードの片側の接
触ピンが密になることもなく、また１つの接触ピ
ン上を他の接触ピンが横切ることもない。従つ
て、プローブカードの製造が容易となる。 第３図においては、１対のチツプを繰り返し半
導体ウエハ上に形成するようにしたが、第４図に
示すように４つのチツプ１４，１５，１６，１７
を１組とし、これを半導体ウエハ上に繰り返し形
成するようにしてもよい。すなわち、チツプ１
４，１５，１６，１７上にはそれぞれ互いに他の
チツプに対向する辺を除く他の２辺に沿つてＬ字
状に複数の金属パツド１３，１３………が形成さ
れている。つまり、チツプ１５，１６，１７はそ
れぞれチツプ１４を90゜ずつ順次回転して形成し
た状態となつている。この場合には、４チツプ同
時に測定可能なプローブカードが容易に製造でき
る。なお、この場合、４つのチツプ１４，１５，
１６，１７を１組としたが、第５図に示すように
例えば上記チツプ１４，１６を１対とすると第３
図に示した場合と同様に２チツプ同時測定のプロ
ーブカードに適する。 また、第６図はチツプ１８上の金属パツド１
３，１３………を中央部に一列に配置し、これを
繰り返し半導体ウエハ上に形成したものである。
このような場合には、MSI（中規模集積回路）の
ような金属パツドの少ないものに効果的である。
この場合には、１ウエハで１列毎にチツプの測定
ができるプローブカードを製造できる。 以上のようにこの発明によれば、チツプ上の金
属パツドの配置を変えることにより、複数チツプ
同時に測定できるプローブカードの製造が容易に
なり、しかもダイソート工程の時間を短縮でき
る。
係り、特にEPROM（Ｅrasable Ｐrogrammable
Ｒead−Ｏnly Ｍemory）に適する集積回路チ
ツプに関する。 通常、半導体集積回路の製造においては、半導
体ウエハ上に多数の集積回路を製造した後、それ
を個々の集積回路ダイに分割する前に、ウエハ上
において各集積回路の動作機能のテスト（ダイソ
ートテスト）が行われる。すなわち、このテスト
により良品のみが選択され、その後各ダイに分割
されて良品のみがパツケージされる。 ところで、EPROM特にフローテイングゲート
型のMOS−FET（Ｍetal Ｏxide Ｓ
emiconductor Ｆield Ｅffect Ｔransistor）
をメモリセルとしたEPROMは、その書き込み
（すなわち、フローテイングゲートに電子を注入
する）時に時間がかかる。例えば、１つのメモリ
セルの書き込みを行うのに50ｍｓの時間がかか
る。このように１つのメモリセルに対し、50ｍｓ
の時間を必要とするとき、８ビツト×4Kワード
のメモリをプログラムするためには、50ｍｓ×
4096すなわち3.4分もかかる。従つて、今１つの
ウエハ上に200チツプあるとすると、１つのウエ
ハのダイソートテスト、すなわち全ビツト書き込
めるかどうかを調べるためには680分もの長い時
間が必要である。このためフローテイングゲート
型EPROMのダイソート工程にかかる時間を短縮
する工夫が種々なされている。例えば本出願人と
同一人による特願昭55−10236号明細書（半導体
装置測定用プローブカード）に示すような複数の
チツプを同時に測定できるプロブカードがある。
これは例えば第１図ａ，ｂに示すように構成され
る。同図においては、プローブカード１の開口部
２は３つのダイ区域３１，３２，３３に対応する
細長い形状とし、この開口部２の周辺に各ダイ領
域の金属パツド４１，４２，４３に対応した３組
の接触ピン群５１，５２，５３及びその金属配線
６が設けられている。ところで、このような構成
のプローブカード１に対し、従来、ウエハ上に形
成されるチツプのボンデイング用金属パツドは例
えば第２図ａ，ｂにそれぞれ示すような配置とな
つている。 しかしながら、第２図ａに示すような金属パツ
ド配置では、チツプ８１，８２，８３それぞれの
両側に金属パツド９，９………が片寄つているた
め、プローブカード１の接触ピン群５１，５２，
５３が両側において密になる。また、第２図ｂに
示すような配置では、チツプ１０１，１０２，１
０３それぞれの４辺に金属パツド９，９………が
あるため、１つの接触ピンの上を他のピンが横切
る状態となる。このように接触ピンの状態が複雑
になるため、従来、プローブカードの製造が困難
であつた。特に、前記のようなEPROMの場合、
記憶容量が大きくなつてくると、その外部入出力
端子の数も多くなり、これに対応してプローブカ
ードの接触ピンの数も多くする必要があるため、
その製造はいつそう困難であつた。 また、ダイソート工程の場合、全ビツトをプロ
グラムすることなく、一部のみプログラムすると
いう方法がある。しかしながら、一部のみプログ
ラムする方法では、パツケージに組込んだ場合、
不良品となる確率が高く、パツケージが無駄にな
る。 この発明は上記実情に鑑みてなされたもので、
その目的は、チツプ上の金属パツドの配置を工夫
することにより、ダイソート工程の時間を短縮で
きると共に、プローブカードの製造を容易とする
ことのできる集積回路を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第３図において、１１，１２は半導体ウ
エハに形成された１対のチツプを示し、このチツ
プ１１，１２上にはそれぞれ互いに他のチツプと
対向する辺以外の他の３辺に沿つてコの字状に複
数の金属パツド１３，１３………が形成されてい
る。つまり、一方のチツプ１２は他方のチツプ１
１を180゜回転して形成した状態となつている。
そして、このような１対のチツプ１１，１２が半
導体ウエハに繰り返し形成されている。 このような構成とすると、２チツプ同時測定の
ブローブカードでは、ブローブカードの片側の接
触ピンが密になることもなく、また１つの接触ピ
ン上を他の接触ピンが横切ることもない。従つ
て、プローブカードの製造が容易となる。 第３図においては、１対のチツプを繰り返し半
導体ウエハ上に形成するようにしたが、第４図に
示すように４つのチツプ１４，１５，１６，１７
を１組とし、これを半導体ウエハ上に繰り返し形
成するようにしてもよい。すなわち、チツプ１
４，１５，１６，１７上にはそれぞれ互いに他の
チツプに対向する辺を除く他の２辺に沿つてＬ字
状に複数の金属パツド１３，１３………が形成さ
れている。つまり、チツプ１５，１６，１７はそ
れぞれチツプ１４を90゜ずつ順次回転して形成し
た状態となつている。この場合には、４チツプ同
時に測定可能なプローブカードが容易に製造でき
る。なお、この場合、４つのチツプ１４，１５，
１６，１７を１組としたが、第５図に示すように
例えば上記チツプ１４，１６を１対とすると第３
図に示した場合と同様に２チツプ同時測定のプロ
ーブカードに適する。 また、第６図はチツプ１８上の金属パツド１
３，１３………を中央部に一列に配置し、これを
繰り返し半導体ウエハ上に形成したものである。
このような場合には、MSI（中規模集積回路）の
ような金属パツドの少ないものに効果的である。
この場合には、１ウエハで１列毎にチツプの測定
ができるプローブカードを製造できる。 以上のようにこの発明によれば、チツプ上の金
属パツドの配置を変えることにより、複数チツプ
同時に測定できるプローブカードの製造が容易に
なり、しかもダイソート工程の時間を短縮でき
る。
第１図ａ，ｂは本出願人が先に提案した半導体
装置測定用プローブカードの実施例を示すもの
で、ａは平面図、ｂは側面図、第２図ａ，ｂはそ
れぞれ従来の集積回路チツプにおける金属パツド
の配置を示す平面図、第３図はこの発明の一実施
例に係る集積回路チツプに形成された金属パツド
の配置を示す平面図、第４図乃至第６図はそれぞ
れこの発明の他の実施例を示す平面図である。 １１，１２……チツプ、１３……金属パツド、
１４〜１８……チツプ。
装置測定用プローブカードの実施例を示すもの
で、ａは平面図、ｂは側面図、第２図ａ，ｂはそ
れぞれ従来の集積回路チツプにおける金属パツド
の配置を示す平面図、第３図はこの発明の一実施
例に係る集積回路チツプに形成された金属パツド
の配置を示す平面図、第４図乃至第６図はそれぞ
れこの発明の他の実施例を示す平面図である。 １１，１２……チツプ、１３……金属パツド、
１４〜１８……チツプ。
Claims (1)
- 【特許請求の範囲】 １ 半導体ウエハ上に形成された集積回路におい
て、４辺の中でその３辺に沿つて複数の金属パツ
トをコの字状に配列してなるチツプを、同金属パ
ツドの形成されていない辺が相対向するように２
つ配置し、この１対のチツプを半導体ウエハ上に
複数形成したことを特徴とする集積回路。 ２ 半導体ウエハ上に形成された集積回路におい
て、４辺の中でその２辺に沿つて複数の金属パツ
ドＬ字状に配列してなるチツプを、同金属パツド
の形成されていない辺がそれぞれ相対向するよう
に４つ配置し、この１組のチツプを半導体ウエハ
上に複数形成したことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149896A JPS5773954A (en) | 1980-10-25 | 1980-10-25 | Integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55149896A JPS5773954A (en) | 1980-10-25 | 1980-10-25 | Integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5773954A JPS5773954A (en) | 1982-05-08 |
| JPS6124823B2 true JPS6124823B2 (ja) | 1986-06-12 |
Family
ID=15484980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55149896A Granted JPS5773954A (en) | 1980-10-25 | 1980-10-25 | Integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5773954A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0777226B2 (ja) * | 1987-06-30 | 1995-08-16 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| JP3151203B2 (ja) * | 1988-11-23 | 2001-04-03 | テキサス インスツルメンツ インコーポレイテツド | 集積回路の自己検査装置 |
| JPH0429346A (ja) * | 1990-05-24 | 1992-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| JPH05166895A (ja) * | 1991-12-19 | 1993-07-02 | Kawasaki Steel Corp | 半導体集積回路 |
-
1980
- 1980-10-25 JP JP55149896A patent/JPS5773954A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5773954A (en) | 1982-05-08 |
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