JPH0777226B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0777226B2
JPH0777226B2 JP62161333A JP16133387A JPH0777226B2 JP H0777226 B2 JPH0777226 B2 JP H0777226B2 JP 62161333 A JP62161333 A JP 62161333A JP 16133387 A JP16133387 A JP 16133387A JP H0777226 B2 JPH0777226 B2 JP H0777226B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造方法に係り,特にサ
イズの大きい長方形のLSIチップを小型のパッケージに
搭載するのに好適なチップ構造およびパッケージの構造
を有する樹脂封止形半導体装置およびその製造方法に関
する。
〔従来の技術〕
従来,LSIチップをプラスチックパッケージに搭載する方
法としては,パッケージの中央部にチップを搭載するた
めのタブが配置され,4辺にボンディングパッド部が配置
されたチップを該タブ上に導電性ペーストで接着・搭載
し,リードフレームのリード先端部を該チップの4辺方
向に配置して,該パット部と該リード先端部とを金線で
相互結線し,レジンモールドする構造をとってきた。
しかし,この構造では,チップとリード先端部との距離
を,金線が結線できる距離にまでとる必要があり,チッ
プの外端とパッケージの外端部までの距離が大きくな
り,大きなチップを小さなパッケージに収納する幾何学
的な制約があった。さらに,リードとパッケージへの埋
込み長さが小さくなり,外部リード成形時の機械的スト
レスによる内部リードとレジンとの界面の剥離が経験さ
れ,特にチップの短辺長さに対し,パッケージの短辺長
さを大きく設計する必要があった。
また,さらに,チップ寸法大のタブがパッケージの中央
部に配置されているために,熱応力によるタブ下のレジ
ンの界面剥離と,それにともなう,タブ下にむかうレジ
ンのクラックがしばしば経験され,温度サイクルや耐リ
フロー試験の結果を満足させるための好適な構造とは云
えなくなってきた。
上記,問題点に対処するために,特開昭60−167454に提
案されているように,リードフレームのリード先端をす
べてチップの短辺側に配置し,タブをなくして,そのリ
ード上に有機絶縁フィルムを接着剤で張りつけ,そのフ
ィルム上にチップをダイボンディングして,該チップの
ボンディングパッド部とリード先端部とを金線で相互結
線するワイヤボンディング構造,いわゆるタブレスパッ
ケージが提案されている。しかし,この構造では,剛性
のない絶縁フィルムを剛性の小さいリード上に精度よく
張りつける工程での難しさと歩留り確保上の不都合点が
あるとともに,工数が従来より増えるという問題があっ
た。さらに,上記,提案技術では,絶縁フィルム上のチ
ップのボンディングパッド部と内部リード先端部とをワ
イヤボンディングする方式のため,リード先端部はチッ
プ長辺よりもワイヤボンディングする距離分だけ長く設
計する必要があり,レジンモールド時にボンディングワ
イヤが変形しチップ端部と接触しないように,チップ長
辺の端部とパッケージ長辺の端部との距離を大きく設計
する必要があり,真に大きなチップを小さなパッケージ
に搭載するのに適した構造とは云えなかった。
さらに重要なことは,上記した従来技術と提案技術とと
もに,LSIチップ上のボンディングパッドがチップの外端
部に4辺あるいは2辺配置されており,チップとレジン
と線膨脹係数の違いによる熱応力が最も大きくかかる位
置にあり,温度サイクル時に、ボンディングワイヤとの
接続部に剪断応力がかかり,疲労破断し易いという心配
があった。
〔発明か解決しようとする問題点〕
上記した従来技術は,チップ端のパッケージ端との距離
は少なくとも1.0mm以上必要な構造であり,大きなLSIチ
ップを小さなパッケージに収納するには幾何学的な制約
があった。さらに,大きなタブを使っていたために,熱
応力が弱く,耐温度サイクルや耐リフロー性に弱に構造
であった。
一方,上記したタブレスパッケージの提案技術は,絶縁
フィルム張りつけ工程での精度確保および工程の増加な
どの不都合点があるとともに,長辺側の寸法の大きなチ
ップに対して,さらにパッケージの長辺の寸法を大きく
設計する必要があった。
さらにまた,従来技術と提案技術ともに,ボンディング
パッドの位置は,チップ外端部にあり,温度サイクル時
に最も剪断応力の大きくかかる領域であり,ボンディン
グワイヤとの接続部の疲労破断に対しての配慮がなされ
ていなかった。
本発明の目的は,チップ端とパッケージ端との距離を長
辺・短辺にかかわらず,1.0mm以下にして,大きなチップ
を小さなパッケージに収納するとともに,ワイヤボンデ
ィング部および各構造部の熱応力を低減し,リード埋込
み長さを確保してリード成形時の機械的ストレスの影響
をも少なくできる構造を提供することにある。
さらにもう一つの目的は,上記した提案技術のリードフ
レーム上への絶縁フィルム張りつけ工程を廃し,生産性
にすぐれたパッケージの構造を有する半導体装置を提供
することにある。
〔問題点を解決するための手段〕
上記目的は,長方形のLSIチップ上に複数個のボンディ
ングパッドを設けると共に,前記LSIチップの周縁にほ
ぼ放射状にリードを配設し,前記ボンディングパッドと
リードの一端とをワイヤボンディングにより電気的に接
続した構造の樹脂封止形パッケージを有する半導体装置
において,前記ボンディングパッドを前記LSIチップの
ほぼ中央部にしかも前記チップの長手方向に一直線に配
列したことにより達成される。さらに具体的に述べれ
ば,長方形のLSIチップ上6のボンディングパッド部を
チップ中央の長辺方向に一直線に配列し,パッド部およ
びスクライブ領域以外の能動素子領域を耐熱性有機絶縁
膜で被覆した構造のLSIチップを提供するとともに,該L
SIチップのパッドの形成された表面とリードフレームの
リード裏面とを絶縁性接着剤で接着固定したのち,該チ
ップ表面側に配置された内部リードの先端部表面と該ボ
ンディングパッド部とをワイヤボンディングして,モー
ルドレジンで封止した構造を有するパッケージ形半導体
装置を提供することによって達成される。
ボンディングパッド部は一般的には能動素子領域とオー
バラップしないように形成するがワイヤボンディング時
の負荷圧力によるチップ表面の損傷を避けるために,特
に多層膜プロセスを採用して,チップ表面に絶縁膜を設
ければ能動素子領域上に形成してもよい。
ボンディングパッド部およびスクラブ領域以外の耐熱性
有機絶縁膜の被覆は,例えばウェハ上にポリイミド樹脂
をスピンコーティングして硬化させた後に通常のレジス
ト処理,ヒドラジン等でのエッチング工程を経て形成す
ることができる。ワイヤボンディング時のパッシベーシ
ョン膜の損傷を避けるために,25μm膜厚以上のポリビ
フェニル形イミドフィルムに,弾性率1〜100kgf/mm2
エポキシ樹脂形接着剤をラミネートしたフィルムをウェ
ハに張りつけ,上記したエッチング工程を経て被覆して
もよい。
リードフレームのレイアウトは各種考えられるが,チッ
プの中央の長辺方向の線上に,例えば一列に配列された
ボンディングパッド部と内部リード先端部とをワイヤボ
ンディングにより結線できるよう,内部リードの先端を
各パッドの近辺に放射状に配置する。このリードフレー
ムのリード裏面と上記したLSIチップとの表面を,弾性
率が0.5〜400kgf/mm2の変性エポキシ樹脂系あるいはシ
リコーン樹脂系の液状熱硬化型接着剤で,LSIチップをフ
ェイスアップの状態で接着固定する。
上記工程を経て,リードフレームのリード裏面に搭載さ
れたLSIチップのボンディングパッド部と,チップ表面
上に接着された内部リードの先端部表面とをワイヤボン
ディングし,通常のトランスファモールド法,望ましく
は,マルイポット方式のモールド法で成形する。モール
ドレジンとしては,球状の石英フィラーを配合して,フ
ィラー含有量を70〜80Vol.%充填し,線膨脹係数が0.7
×10-5〜1.2×10-5/℃のエポキシ樹脂系のモールデイン
グコンパウンドであることが望ましい。
〔作用〕
本発明によれば,チップのボンディングパッド部をチッ
プの中央部の長手方向に一直線に配列するので,従来の
チップ外端部の4辺に配置する方式に比べてチップ短辺
の長さを短く設計できる。
さらに,チップ表面に耐熱性絶縁膜,例えばポリイミド
のごとき有機絶縁膜を被覆,その上面にリードを接着固
定して,チップの中央の長手方向に一列に配列されたボ
ンディングパッド部とリードとのワイヤボンディングが
チップ上面でできるため,チップの長辺の長さが大きい
チップでも提案技術のダフレスパッケージに比べてパッ
ケージ長辺の長さ短いパッケージに搭載できる。また,
さらに,ワイヤボンディングした接続部の位置は,レジ
ンとチップの線膨脹係数差による剪断応力が最も少ない
チップ中央部にもってきているために,製品の温度サイ
クルによる接続部の疲労破断の心配はなく,ボンディン
グパッド部とレジンとの界面で接着剥離することもない
ので,製品の耐湿信頼性が向上する。
さらに本発明によれば,耐熱性有機絶縁膜をウェハプロ
セスで形成するので,タブレスパッケージの提案技術の
ように,リードフレーム上に絶縁膜を張りつける工程が
なく,α線対策を兼ねることができ,高信頼性・生産性
効率向上に優れる。リードフレームはチップの絶縁膜上
に接着固定されるので,リード先端をすべてチップ中央
部に配置できて,リードのパッケージ内部への埋込み長
さを設計できる。その結果,リード曲げ時の機械的スト
レスによるリード/レジンの界面剥離が低減でき,レジ
ンクラックの起点をタブレスパッケージの提案技術の比
べても作りにくく,温度サイクル時のレジンクラック不
良が低減する。従来技術のようなチップ寸法大のタブを
なくすことができるので,耐温度サイクル性を大幅に向
上できる。
〔実施例〕
以下,本発明の一実施例を第1図〜第5図により説明す
る。
実施例1 第1図に示したように,通常のAl2層配線技術を用い
て,ボンディングパッド部1をチップ中央の長辺方向に
一列の直線状配列し,中央部パッド領域2を設置した。
能動素子領域3は,チップ中央部で4分割し,それぞれ
パッド領域2にオーバーラップしないようにレイアウト
した。該パッド部1およびスクライブ領域4を除く,チ
ップ表面全域に耐熱有機絶縁膜を被覆するために,無機
パッシベーション膜11形を終えたウェハに,ポリイミド
樹脂(日立化成(株)製,登録商標PIQ)をスピンコー
ティングし,通常のレジスタ塗布,露光,ヒドラジンエ
ッチング工程,ダイシング工程を経て,第1図の上面図
で示すLSIチップを得た。
第2図に示したように,リードフレーム6のレイアウト
は,該LSIチップの中央部に設置されたボンディング
パッド部1にすべての内部リード先端部7がむかうよう
にリードの先端部をほぼ放射状に設計した。該LSIチッ
の表面に,液状熱硬化性エポキシ樹脂(油化シェル
(株),商品名エピュート807/エピキュアT,弾性率350k
gf/mm2)12(第4図に図示)をマルチマイクロシュリン
ジで滴下し,リードフレーム6を精密に位置整合したの
ち,LSIチップをフェイスアップの状態で,ヒートブロッ
クで押圧,接着,硬化させた(製造装置図省略)。
第3図,第4図に示すように,リードフレーム6の裏面
6aと,耐熱有機絶縁膜10が被覆されたLSIチップの表
面10aとが,接着固定される。
上記プロセスを経て組み立てられたリードフレーム6の
リード先端部7を,通常の金線ワイヤボンディングによ
りLSIチップ上のパッド1と相互結線した。第4図
に,チップ中央部の詳細断面図を示す。1次側のボール
ボンディング部は,LSIチップ上のパッド部1に設け,2
次側のボンディング部は,LSIチップの無機パッシベー
ション膜11を保護するために被覆された有機絶縁膜10上
に接着剤12で固定されたリード先端部7の表面上に設け
た。第2図の上面図で示したように,ボンディングの方
向は各ボンディングパッド1とすべて一定方向(この場
合はパッケージ長辺方向に直角)に設定した。
上記した各プロセスを経てリードフレーム6の下面に,
組み立てされたLSIチップを,通常のトランスファモ
ールド法より樹脂封止,成形した。モールドレジン9と
しては,球状の石英フィラーを75Vol.%配合した線膨脹
係数が,1.0×10-5/℃のフェノール樹脂硬化型クレゾー
ルノボラックエポキシ樹脂(エラストマー分散系,日立
化成(株),試供品)を用いた。その後,第5図の断面
図に示したように,リード切断・曲げ工程を経て,外部
リード6bがパッケージの下側,すなわち,チップ搭載方
向に曲げられた製品を得た。
実施例2 ボンディングパッド部1をチップ中央の長手方向に一列
に配列して無機パッシベーション膜11の形成工程を終え
たウェハに,25μm膜圧のポリビフェニル系イミドフィ
ルム(宇部興産(株)製,商品名ユーピレックスS)の
裏面に弾性率50kgf/mm2のシリコーン樹脂系接着剤(東
レシリコーン(株)製,試作品)をラミネートしたフィ
ルムのロールコーターにより,張りつけ接着し,以下,
実施例1と同じレジスト塗布〜エッチング〜スクライブ
工程を経て,LSIチップ5を得た。該LSIチップ5を,実
施例1と同じワイヤボンディング,樹脂モールディン
グ,リード切断曲げ工程を経て,製品を得た。
実施例1で得たワイヤボンディング後の組立て品につい
て,2次側のボンディング部に相当する部分の無機パッシ
ベーション膜の破損を調べたが,2.3μm膜厚の絶縁膜10
の存在および10μmの接着剤層12の存在で充分,ダメー
ジがないことを確認した。しかし,量産上の荷重負担の
バラツキを考慮し,実施例2で25μm膜厚の有機絶縁被
覆法を検討した。ポリビフェニル系イミドフィルムは線
膨脹係数が1.2×10-5/℃と小さく,ラミネート接着剤の
弾性率が100kgf/mm2以下であれば,ウェハをそらせず,
界面剥離がないことを確認した。
上述した。実施例1および実施例2で得たパッケージに
ついて,−55℃〜−150℃の耐温度サイクル試験(各30m
in保持)を実施した結果,1000サイクル後も金線断線や
レジンクラック不良が認められなかった。さらに65℃95
%RHの雰囲気に198hr吸湿させたパッケージを,215℃の
ベーパーリフロー炉に90s放置してレジンクラックの発
生状況を調べたが,クラックの発生が認められなかっ
た。さらに,65℃95%RH高温高湿放置試験,高温動作試
験,ソフトエラー試験の各信頼性試験結果ともに,従来
の大きなパッケージに実装したものと比較して,遜色が
ないことが確認できた。
〔発明の効果〕
本発明によれば,ボンディングパッド部をチップ中央の
長手方向に直線上に配列するので,従来のチップ外端に
4辺あるいは2辺配置するものに比べてチップ自体の寸
法を小さく設計できる。
さらに,パッケージ内部のリードをチップ表面の有機絶
縁膜上の配置できるので,リード先端部7パッド部1と
のワイヤボンディングはチップ上でできるため,従来技
術のようにパッド部とリード先端部との距離をとるため
にチップ端とパッケージ端との距離を大きくする必要が
なく,大きなチップを小さなパッケージに収納できる効
果がある。さらにまた,有機絶縁膜をウェハ工程で形成
し,LSIメモリのα線対策を兼ねることができるため,高
信頼性と生産性効率向上に優れる。
さらに,ボンディングパッド部をチップ中央部に配した
ため,温度サイクル時のチップとレジンとの線膨脹係数
の差による熱応力が最も小さい位置にあるため,ボンデ
ィング部の熱疲労がなく,耐温度サイクル性に優れる効
果がある。
さらにまた,従来パッケージと違ってタブをなくし,リ
ード埋込み長を長しく,しかも,リード曲げをチップ搭
載方向に曲げたので,リード曲げ時の機械的ストレスの
影響をタブレスパッケージの提案技術よりも受けにく
く,温度サイクル時あるいは耐リフロー試験時のレジン
クラック不良発生を低減する効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例のLSIチップの上面図,第2
図はパッケージのリード上面部よりの断面図,第3図は
パッケージの長手方向の断面図,第4図はチップとリー
ド先端部とのワイヤボンディング状態を詳細に示すため
のチップ中央部の拡大断面図,第5図はパッケージ短辺
方向の断面図である。 図において, 1……ボンディングパッド,3……能動素子領域 ……LSIチップ,6……リードフレーム 7……内部リード先端部,8……ボンディングワイヤ 9……モールドレジン,10……耐熱有機絶縁膜 11……無機パッシベーション膜,12……接着剤
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西 邦彦 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (72)発明者 村上 元 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭62−296528(JP,A)

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】長方形のLSIチップ上に複数個のボンディ
    ングパッドを設けると共に,前記LSIチップの周縁に放
    射状にリードを配設し,前記ボンディグパッドとリード
    の一端とをワイヤボンディングにより電気的に接続した
    構造の樹脂封止形パッケージを有する半導体装置におい
    て,前記LSIチップのボンディングパッドを除く表面を
    耐熱性電気絶縁性被膜で覆い,前記ボンディングパッド
    を前記LSIチップのほぼ中央部に、しかも前記LSIチップ
    の長手方向に一直線に配列して構成したことを特徴とす
    る半導体装置。
  2. 【請求項2】内部リードの先端部を一直線に配列された
    ボンディングパッドに向かうように放射状に配列したこ
    とを特徴とする特許請求の範囲第1項記載の半導体装
    置。
  3. 【請求項3】耐熱性電気絶縁性被膜が耐熱性有機高分子
    被膜から成ることを特徴とする特許請求の範囲第2項記
    載の半導体装置。
  4. 【請求項4】耐熱性有機高分子被膜として少なくとも25
    μmのポリイミド樹脂から成ることを特徴とする特許請
    求の範囲第3項記載の半導体装置。
  5. 【請求項5】長方形のLSIチップの長手方向中央部に一
    直線に配列されたボンディングパッドを有するLSIチッ
    プを準備する工程,前記少なくともパッドの形成された
    チップ表面に前記パッドを除いて耐熱性・電気絶縁性被
    膜を形成する工程,前記被膜の形成されたチップ上に前
    記パッドに対応したリードがほぼ放射状に形成されたリ
    ードフレームを準備する工程,前記LSIチップの耐熱性
    ・電気絶縁性被膜面とリードフレーム裏面とを前記パッ
    ドとリード先端とが対向する配置で接着固定する工程,
    前記パッドとリード先端表面とをワイヤボンデイングす
    る工程およびこれらチップとリードとを樹脂封止する工
    程とを含むことを特徴とする半導体装置の製造方法。
  6. 【請求項6】耐熱性・電気絶縁性被膜を形成する工程と
    して,ポリイミド樹脂をウェハ上にスピンコーティング
    して硬化させ,レジスト処理およびエッチング工程を経
    てボンディングパッド部およびスクライブ領域上の被膜
    を除去する工程を含むことを特徴とする特許請求の範囲
    第5項記載の半導体装置の製造方法。
  7. 【請求項7】ポリイミド樹脂膜を少なくとも25μmの厚
    さに形成することを特徴とする特許請求の範囲第6項記
    載の半導体装置の製造方法。
  8. 【請求項8】樹脂封止工程として,球状の石英フィラー
    70〜80Vol.%含み,線膨脹係数0.7×10-5〜1.2×10-5/
    ℃のエポキシ樹脂系のモールディングコンパウンドを用
    いることを特徴とする特許請求の範囲第5項記載の半導
    体装置の製造方法。
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US5313102A (en) * 1989-12-22 1994-05-17 Texas Instruments Incorporated Integrated circuit device having a polyimide moisture barrier coating
JP2982952B2 (ja) * 1996-03-21 1999-11-29 株式会社日立製作所 半導体装置
JP2748954B2 (ja) * 1996-03-21 1998-05-13 株式会社日立製作所 半導体装置及びその製造方法
JP2006286688A (ja) * 2005-03-31 2006-10-19 Elpida Memory Inc 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5773954A (en) * 1980-10-25 1982-05-08 Toshiba Corp Integrated circuit
JPS58124251A (ja) * 1982-01-20 1983-07-23 Mitsubishi Electric Corp 樹脂封止形半導体装置
JPS6150355A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体装置
CA1238119A (en) * 1985-04-18 1988-06-14 Douglas W. Phelps, Jr. Packaged semiconductor chip
JPS6216022A (ja) * 1985-07-12 1987-01-24 株式会社東芝 半導体式電流補償装置
JPS62296528A (ja) * 1986-06-17 1987-12-23 Matsushita Electronics Corp 樹脂封止型半導体装置

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