JPH0334440A - Ｌｓｉウェハー - Google Patents
ＬｓｉウェハーInfo
- Publication number
- JPH0334440A JPH0334440A JP16857889A JP16857889A JPH0334440A JP H0334440 A JPH0334440 A JP H0334440A JP 16857889 A JP16857889 A JP 16857889A JP 16857889 A JP16857889 A JP 16857889A JP H0334440 A JPH0334440 A JP H0334440A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- check
- transistors
- wafer
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005259 measurement Methods 0.000 abstract description 15
- 238000005070 sampling Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 4
- 230000002950 deficient Effects 0.000 abstract 4
- 235000012431 wafers Nutrition 0.000 description 21
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＬＳＩウェハーに関し、特に、ＬＳＩウェハ
ー上の有効ＬＳＩチップのトランジスタチエツク測定を
行なうための技術に関する。
ー上の有効ＬＳＩチップのトランジスタチエツク測定を
行なうための技術に関する。
［従来の技術］
従来、ＬＳＩチップが列設されたＬＳＩウェハーにおい
て、ＬＳＩウェハーの良・不良の目安、及び各ＬＳＩチ
ップのトランジスタの良・不良の測定は、ＬＳＩウェハ
ー上の数ＬＳＩチップをサンプリングし、各ＬＳＩチッ
プのコーナ部に設けられたチェックトランジスタを測定
することにより行われている。
て、ＬＳＩウェハーの良・不良の目安、及び各ＬＳＩチ
ップのトランジスタの良・不良の測定は、ＬＳＩウェハ
ー上の数ＬＳＩチップをサンプリングし、各ＬＳＩチッ
プのコーナ部に設けられたチェックトランジスタを測定
することにより行われている。
［発明が解決しようとする課題］
然しなから、上述した従来のＬＳＩウェハーでは、ＬＳ
Ｉウェハー上の数ＬＳＩチップをサンプリングしてチェ
ックトランジスタを測定している為、サンプリング点数
が少ないと誤ったデータとなってしまうという欠点があ
る。又、サンプリング数を増してＬＳＩウェハー上の数
十ＬＳＩチップを測定して誤りを低減させることも可能
であるが、これたと測定数が多くなるので非常に時間が
掛かつてしまい効率が悪いという欠点がある。
Ｉウェハー上の数ＬＳＩチップをサンプリングしてチェ
ックトランジスタを測定している為、サンプリング点数
が少ないと誤ったデータとなってしまうという欠点があ
る。又、サンプリング数を増してＬＳＩウェハー上の数
十ＬＳＩチップを測定して誤りを低減させることも可能
であるが、これたと測定数が多くなるので非常に時間が
掛かつてしまい効率が悪いという欠点がある。
そこで、本発明の課題は、サンプリング点数を増して確
実に良・不良を判断できるようにするとともに、測定効
率を向上させる点にある。
実に良・不良を判断できるようにするとともに、測定効
率を向上させる点にある。
［課題を解決するための手段］
このような課題を解決するための本発明の技術的手段は
、ＬＳＩチップが列設されたＬＳＩウェハーにおいて、
該ＬＳＩウェハー上の有効ＬＳＩチップのコーナ部に設
けられ該有効ＬＳＩチップのトランジスタの良・不良を
測定するためのチェックトランジスタと、該チェックト
ランジスタを全て接続するチップ間接続配線とを有した
ちのである。
、ＬＳＩチップが列設されたＬＳＩウェハーにおいて、
該ＬＳＩウェハー上の有効ＬＳＩチップのコーナ部に設
けられ該有効ＬＳＩチップのトランジスタの良・不良を
測定するためのチェックトランジスタと、該チェックト
ランジスタを全て接続するチップ間接続配線とを有した
ちのである。
［実施例］
以下、添付図面に基づいて、本発明の実施例に係るＬＳ
Ｉウェハーを説明する。
Ｉウェハーを説明する。
第１図は本発明の一実施例の図であり、第２図はＬＳＩ
ウェハー上のＬＳＩチップ間配間部線部大図、第３図は
該チェックトランジスタの接続回路図である。ＬＳＩウ
ェハー１は、ＬＳＩチップ２、チップ間接続配線３．チ
ェックトランジスタ４、測定用パット５を備えて構成さ
れている。
ウェハー上のＬＳＩチップ間配間部線部大図、第３図は
該チェックトランジスタの接続回路図である。ＬＳＩウ
ェハー１は、ＬＳＩチップ２、チップ間接続配線３．チ
ェックトランジスタ４、測定用パット５を備えて構成さ
れている。
第１図に示すように、実施例に係るＬＳＩウェハー１は
略円盤状に形成されており、矩形のＬＳＩチップ２を縦
横に整然と列設しである。また、ＬＳＩウェハー１上の
ＬＳＩチップ２のうち、外周部に位置するＬＳＩチップ
２を除いた内側のＬＳＩチップ２は、製品に用いられる
有効ＬＳＩチップ２として構成されている。各ＬＳＩチ
ップ２には、第２図に示すように、そのコーナ部に該Ｌ
ＳＩチップ２のトランジス°りの良・不良を測定するた
めのチェックトランジスタ４が設けられている。このチ
ェックトランジスタ４は、ベース端子Ｂ、工尖ツタ端子
Ｅ、コレクタ端子Ｃを備えている。また、これらの各端
子は、夫々測定用バット５に接続されている。
略円盤状に形成されており、矩形のＬＳＩチップ２を縦
横に整然と列設しである。また、ＬＳＩウェハー１上の
ＬＳＩチップ２のうち、外周部に位置するＬＳＩチップ
２を除いた内側のＬＳＩチップ２は、製品に用いられる
有効ＬＳＩチップ２として構成されている。各ＬＳＩチ
ップ２には、第２図に示すように、そのコーナ部に該Ｌ
ＳＩチップ２のトランジス°りの良・不良を測定するた
めのチェックトランジスタ４が設けられている。このチ
ェックトランジスタ４は、ベース端子Ｂ、工尖ツタ端子
Ｅ、コレクタ端子Ｃを備えている。また、これらの各端
子は、夫々測定用バット５に接続されている。
また、上記有効ＬＳＩチップ２の各チェックトランジス
タ４は、全てチップ間接続配線３によって接続されてい
る。この接続態様は、例えば、第２図及び第３図に示す
ように、ベース端子Ｂ、エミッタ端子Ｅ、コレクタ端子
Ｃを夫々測定用バッド５を介して並列に接続しである。
タ４は、全てチップ間接続配線３によって接続されてい
る。この接続態様は、例えば、第２図及び第３図に示す
ように、ベース端子Ｂ、エミッタ端子Ｅ、コレクタ端子
Ｃを夫々測定用バッド５を介して並列に接続しである。
これにより、このチップ間接続配ｔ１３は、第１図に示
すように、蛇行して有効ＬＳＩチップ２に付設されるこ
とになる。
すように、蛇行して有効ＬＳＩチップ２に付設されるこ
とになる。
従って、この実施例に係るＬＳＩウェハー１の良・不良
及び各有効ＬＳＩチップ２のトランジスタの良・不良を
測定するときは、最初のＬＳＩチップ２ａまたは最後の
ＬＳＩチップ２ｂのチェックトランジスタ４の測定用バ
ッド５により電気的測定を行う。この場合、ＬＳＩウェ
ハー１上の有効ＬＳＩチップ２のコーナ部に設けられた
全てのチェックトランジスタ４は、第２図及び第３図に
示したように該チェックトランジスタ４のベース・工く
ツタ・コレクタにおいてそれぞれ並列に接続されている
ので、全ての有効ＬＳＩチップ２について測定でき、そ
のため、サンプリング点数が増大するので、確実にＬＳ
Ｉウェハー１の良・不良及びＬＳＩチップ２の良・不良
かチエツクされる。しか６、一つのＬＳＩチップ２の電
気測定を行なうたけで良いのて、測定に時間が掛ること
なく、測定効率が極めて良いものになっている。
及び各有効ＬＳＩチップ２のトランジスタの良・不良を
測定するときは、最初のＬＳＩチップ２ａまたは最後の
ＬＳＩチップ２ｂのチェックトランジスタ４の測定用バ
ッド５により電気的測定を行う。この場合、ＬＳＩウェ
ハー１上の有効ＬＳＩチップ２のコーナ部に設けられた
全てのチェックトランジスタ４は、第２図及び第３図に
示したように該チェックトランジスタ４のベース・工く
ツタ・コレクタにおいてそれぞれ並列に接続されている
ので、全ての有効ＬＳＩチップ２について測定でき、そ
のため、サンプリング点数が増大するので、確実にＬＳ
Ｉウェハー１の良・不良及びＬＳＩチップ２の良・不良
かチエツクされる。しか６、一つのＬＳＩチップ２の電
気測定を行なうたけで良いのて、測定に時間が掛ること
なく、測定効率が極めて良いものになっている。
尚、上記実施例においては、チップ間接続配線３による
各チェックトランジスタ４の接続は、第３図に示したよ
うに並列に接続しているが、必ずしもこれに限定される
ものではなく、接続は測定条件により異ならせて良い。
各チェックトランジスタ４の接続は、第３図に示したよ
うに並列に接続しているが、必ずしもこれに限定される
ものではなく、接続は測定条件により異ならせて良い。
又、配線方法もポリシリコンや金属配線等、プロセスに
より配線種類を異ならせて良い。
より配線種類を異ならせて良い。
［発明の効果コ
以上説明したように本発明のＬＳＩウェハーによれば、
有効ＬＳＩチップのトランジスタを全て接続した測定回
路を構成することにより、確実かつ効率良く測定できる
ので、ＬＳＩウェハーのトランジスタ歩留り測定の測定
精度及び信頼性を著しく向上させることができるという
効果が得られる。
有効ＬＳＩチップのトランジスタを全て接続した測定回
路を構成することにより、確実かつ効率良く測定できる
ので、ＬＳＩウェハーのトランジスタ歩留り測定の測定
精度及び信頼性を著しく向上させることができるという
効果が得られる。
第１図は本発明の実施例に係るＬＳＩウェハーを示す平
面図、第２図はＬＳＩウェハー上のチェックトランジス
タを接続したチップ間接続配線部分の拡大図、第３図は
チェックトランジスタを接続する際の回路図である。 １：ＬＳＩウェハー ２：ＬＳＩチップ ３：チップ間接続配線 ４：チェックトランジスタ ５：測定用バット
面図、第２図はＬＳＩウェハー上のチェックトランジス
タを接続したチップ間接続配線部分の拡大図、第３図は
チェックトランジスタを接続する際の回路図である。 １：ＬＳＩウェハー ２：ＬＳＩチップ ３：チップ間接続配線 ４：チェックトランジスタ ５：測定用バット
Claims (1)
- ＬＳＩチップが列設されたＬＳＩウェハーにおいて、該
ＬＳＩウェハー上の有効ＬＳＩチップのコーナ部に設け
られ該有効ＬＳＩチップのトランジスタの良・不良を測
定するためのチェックトランジスタと、該チェックトラ
ンジスタを全て接続するチップ間接続配線とを有するこ
とを特徴とするＬＳＩウェハー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857889A JPH0334440A (ja) | 1989-06-30 | 1989-06-30 | Ｌｓｉウェハー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16857889A JPH0334440A (ja) | 1989-06-30 | 1989-06-30 | Ｌｓｉウェハー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334440A true JPH0334440A (ja) | 1991-02-14 |
Family
ID=15870650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16857889A Pending JPH0334440A (ja) | 1989-06-30 | 1989-06-30 | Ｌｓｉウェハー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334440A (ja) |
-
1989
- 1989-06-30 JP JP16857889A patent/JPH0334440A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002040095A (ja) | 半導体装置及びその実装方法 | |
| US6448783B1 (en) | Method of inspecting semiconductor chip with projecting electrodes for defects | |
| JPH06168991A (ja) | マルチプロービング半導体検査方法 | |
| JPS62261139A (ja) | 半導体装置 | |
| JPH0334440A (ja) | Ｌｓｉウェハー | |
| JPS6379337A (ja) | 半導体基板 | |
| JP7488492B2 (ja) | 半導体ウエハ | |
| JPS62145764A (ja) | 半導体集積回路 | |
| JPH05343489A (ja) | 半導体装置 | |
| JPS6222448A (ja) | Ｉｃの形成されたウエ−ハ | |
| JP3012242B2 (ja) | 半導体集積回路の製造方法 | |
| JPS61187354A (ja) | 半導体集積回路装置 | |
| JPS62279648A (ja) | 半導体集積回路装置 | |
| JP2900572B2 (ja) | フィルムキャリア型半導体装置及びその選別法 | |
| JPS6124823B2 (ja) | ||
| JP2891908B2 (ja) | 半導体集積回路の試験装置およびその試験方法 | |
| TWI311350B (en) | A testing method of ball grid array package | |
| JPS5943733Y2 (ja) | 半導体装置 | |
| JPS6290940A (ja) | 半導体装置 | |
| KR20000051684A (ko) | 반도체 칩의 테스트 패턴 | |
| JPH0252262A (ja) | マルチチップパッケージの電気検査方法 | |
| JP2004031946A (ja) | 半導体装置及びその製造方法 | |
| JPH05102254A (ja) | 半導体装置試験用プローブカード | |
| JPH0666372B2 (ja) | 集積回路 | |
| JPS62163336A (ja) | 半導体装置 |