JPS6140053A - 半導体装置 - Google Patents

半導体装置

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JPS6140053A
JPS6140053A JP16051784A JP16051784A JPS6140053A JP S6140053 A JPS6140053 A JP S6140053A JP 16051784 A JP16051784 A JP 16051784A JP 16051784 A JP16051784 A JP 16051784A JP S6140053 A JPS6140053 A JP S6140053A
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JP
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chip
arrays
along
memory cell
semiconductor device
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Isao Ogura
庸 小倉
Fumio Horiguchi
文男 堀口
Shigeyoshi Watanabe
重佳 渡辺
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に関し、特に半導体記憶装置のメモ
リセルアレイの配置に係る。
〔発明の技術的背景とその問題点〕
歴史的にダイナミックＲＡＭはアドレスマルチグレクス
方式を採用しておシ翫　ロウとカラムのアドレスを同一
ピンから入力し、時間をずらしてとり込む方法を行うた
め、スタチ、りＲＡＭに比べ、アドレス入力ピンの数は
ｌ／２ですむ。このため、１６〜２５６にビットまでの
ダイナミ、りＲＡＭでは１６°ピン、　３００　ｎｉｌ
　（７，６２ｍ）幅の小さなりＩＰ　（Ｄｕａｌ　Ｉｎ
　Ｌｉｎｅ　）型パッケージに収納することが可能とな
った。したがって、多くのＩＣを実装する基板の１．Ｃ
密度が向上し、壺密度実装が可能となってきた。ところ
で、材　　　　　−質、製造法によシ分類すると、パッ
ケージの種類にはセラミック型、サーディッグ型、ｆラ
スチ、り型があるが、大量生産に適し、コストの低減を
達成できるのはグラスチ、り型である。
ところが、ＩＣ基板の実装密度を更に向上させる場合、
ゾラスチ、り型で３００ｍ１１幅のＤＩＰツヤ、ケージ
にＩＣチップを収納するのは以下の”：：：：、、ご１
ｍ−ｒ、ニア、ｏ、　、、、、、、、２ノ量、ケージよ
シ機械的強度が弱いため、リード。
ビンをパッケージ内に埋め込まなければならない。この
ため、リードピンのためのス（−スを確保しなければな
らず、ＩＣチップの横幅が制限される。したがって、チ
ップ内のメモリセル及び周辺回路のレイアウトに制限が
加わる。これはダイナミック３ＡＭの容量が２５６にピ
ットから１Ｍ７ビツト更に４Ｍピニトヘ゛と向５上する
に従い、微細な加工類術を使用してもなお増大するチッ
プサイズに上限を与えることになる。このことは、単位
メモリセルのサイズを小さくしてしまい、１トランジス
タ１キヤノＪ？シタ型のメモリセルであれば、情報を貯
えるキヤ・母シタ面積の減少を招く。したがって、ダイ
ナミックＲＡＭのデータ保持特性の劣化及びソフトエラ
ー率の増大を引き起し、信頼性が少なく、商品価値の低
いものとなってしまう。
また、ゾラスチ、り型のパッケージでは、リードピン′
とＩＣチップのデンディングパッドとの間の金属細線に
よるデンディング長を長くすることは、金属細線の断線
あるいは？ンディング部の接続不良を引き起こし、好ま
しくない。
チップサイズが小さく、チップの周囲に配置されるリー
ドピンとチップ内のゼンディングノ？。
ドとの距離を小さくできる場合には、チップ内のメモリ
セル及びデンディングパッドのレイアウトは第３図に示
すようなものである。すなわち、矩形のチップ１内に複
数のメモリセルアレイ２．・・・が配列して１形成され
、デンディング／臂ッド３．・・・はチップｘの短辺に
沿りた周縁部にのみまとめて形成される。この場合、回
路動作、にとりては無駄な領域（チッｆ１の長辺に沿っ
た周縁部）を極力小さくできることから有利である。と
ころが、メモリ容量が大きくなシ、チップサイズが増大
したシピン数が増加した場合ニハリードピンとデンディ
ングパッドとの距離を短かくするために第４図のような
レイアウトを採用する。すなわち、矩形のチップ１内に
お辺に沿った周縁部だけでなく、長辺に沿った両ウドに
すると、長辺に沿った同門部のポンディングパッドを形
成するために要する面積をメモリセルアレイ及び周辺回
線に利用できなくなる。
考慮するとチップの長辺に沿う周縁部の幅ａとして約２
’ＯＯμｍづつ必要であり、両側で４００μｍの幅の領
域がゾンデイングツ９ツドのためだけに無駄に使われる
。この結果、メモリセルアレイの横幅を減少せざるを得
なくなりメモリセルの面積が減少し、これによシ！品の
信頼性が著しく低下する。
本発明は上記事情に鑑みてなされたものであり、デンデ
ィング・ヤッげに要する面積を減少してチップを有効に
利用し、信頼性の向上した半導体装置を提供しようとす
るものである。□〔発明の概要〕 本発明の半導体装置は、チップ長辺に沿って隣接するア
レイのチップ長辺に平行な中心線を互いにずらした状態
で複数列のアレイを配列し、チップの短辺に沿う周縁部
及びチップの長辺に沿う周縁部のうちアレイとチップ長
辺との間の距離が大きい方の周縁部にデンディングパッ
ドを設けたことを特徴とするものである。
この門うな半導体装置によれば、実質的にチップの長辺
に沿う周縁部では片側にのみがンディング／４．ドを配
置したことになるので、デンディングパッドによシ無駄
にされる領域を減少してチップを有効に利用することが
でき、製品の信頼性を向上することができる。
〔発明の実施例〕１ 以下、本発明の実施例を第１図を参照して説明する。
第１図において、矩形のチップ１１の中央部にはデコー
ダ１２．１２が形成されている。デ′コーダ１２，１２
で分割された２つの領域にはそれぞれメモリセルアレイ
１３ｇ、１３＠　とメモリセルアレイＩＪ、１Ｂ、がチ
ップ１１の短辺に沿って２列づつ配列されている。メモ
リセルアレイ１３１　．１３１　とメモリセルアレイ１
３、．１３！　とはチップ１１の長辺に沿う中心線を互
いにずらした状態で配列されている。
？ンディングノ’ｅ　、ｙド１４．・・・はチップ１１
の短辺に沿う周縁部と、長辺に沿う周縁部のうちチップ
１１長辺とメモリセルアレイ１３Ｂ、１３１＊１３、．
１Ｂ、との距離が大きい方に設けられている。
しかして上記半導体装置によれば、チップ１１の長辺に
沿う周縁部のうちデンディングツヤ、ド１４、・・・が
形成される領域は幅轟として約２００μｍを要するが、
ゾンデイングツ臂、ド１４．・・・が形成されない領域
の幅すは約３０μｍまで狭くすることができる。そして
、実質的にはチ、７０１１の長辺に沿う周縁部のうち片
側のみがデンディング／母、ドに使用されるので、チッ
ｆ１１の面積ラメモリセルアレイとして有効に利用する
ととができ、メモリセルのセルサイズを大きくすること
ができる。な訃、メモリセルアレイをずらすことによシ
アレイを接続する゛配線を斜めにすることになるが、こ
の配線に必要な面積の増大はわずかである。
以上のようなことから蓄積容量を増大でき、センスアン
グに入力される入力信号量を増大させて感度のよい増幅
作用を行なわせることが可能となるのでプロセスのバラ
ツキによる特性のバラツキを減少させることができる。
また、３００ｍ１ｌＯ幅狭なグラスチックノ！ツケーゾ
にも対応でき、リードピンとゾンデイングツ９ツドとの
配線長を短くすることが可能であシ、アセンブリ後の配
線の断線あるいは接続不良の問題を減少させることがで
きる。したがって、信頼性の高い高集積メモリＩＣを実
現できる。
なお、メモリセルアレイとゾンデインクツ母ツドとの配
置は第１図に示すものに限らず第２図に示すようなもの
でもよい。第２図において、矩形のチップ１１の中央部
にはデコーダ１２ぞ形成され、メモリセルアレイ１３３
，１３４゜１３ｓ、１３４はチッｆ１１の長辺に平行な
中心線を交互にずらした状態で配列されている。
ゾンデイングツ臂、ド１４１−ψ・はチップ１１の短辺
に沿う周縁部及び長辺に沿う周縁部のうち長辺とメモリ
セルアレイとの距離が大きい方の周縁部に設けられてい
る。
このような配置の半導体装置でも上記実施例と同様な効
果を得ることができる。
また、以上の説明ではアレイ群がメモリセルアレイであ
る場合について述べたが、ゲートアレイ、ロジック回路
などの回路プロ、りについても本発明を同様に適用する
ことができる。
〔発明の効果〕
以上詳述した如く本発明の半導体装置によれば、デンデ
ィングパッドに要する面積を減少してチップを有効に利
用し、信頼性を向上できる等顕著な効果を奏するもので
ある。
【図面の簡単な説明】
第１図は本発明の実施例におけるメモＩＪ　Ｉ　Ｃの配
置を示す平面図、第２図は本発明の他の実施例における
メモＩＪＩｃの配置を示す平面図、第３図及び第４図は
従来のメモＩｊＩＣの配置を示す平面図である。 １１・・・チ、７’、１２・・・デコーダ、１３１　。 １３２　１１３Ｂ　　＋　１３４・・・メモリセルアレ
イ、１４・・・デンディングパッド。 出願人代理人　弁理士　鈴　江　武　彦第１図 第３図 第２図 第　４９！！ｉ

Claims (2)

    【特許請求の範囲】
  1. （１）矩形のチップ内に分割された複数のアレイ群を有
    し、該アレイ群を外部回路と接続するためのボンディン
    グパッドをアレイ外周のチップ周縁部に設けた半導体装
    置において、チップ長辺に沿って隣接するアレイのチッ
    プ長辺に平行な中心線を互いにずらした状態で複数列の
    アレイを配列し、チップの短辺に沿う周縁部及びチップ
    の長辺に沿う周縁部のうちアレイとチップ長辺との間の
    距離が大きい方の周縁部にボンディングパッドを設けた
    ことを特徴とする半導体装置。
  2. （２）アレイの単位構成要素が記憶素子であることを特
    徴とする特許請求の範囲第１項記載の半導体装置。
JP16051784A 1984-07-31 1984-07-31 半導体装置 Pending JPS6140053A (ja)

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US07/226,532 US4831433A (en) 1984-07-31 1988-07-27 Semiconductor device

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