JPS6140053A - 半導体装置 - Google Patents
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- JPS6140053A JPS6140053A JP16051784A JP16051784A JPS6140053A JP S6140053 A JPS6140053 A JP S6140053A JP 16051784 A JP16051784 A JP 16051784A JP 16051784 A JP16051784 A JP 16051784A JP S6140053 A JPS6140053 A JP S6140053A
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に半導体記憶装置のメモ
リセルアレイの配置に係る。
リセルアレイの配置に係る。
歴史的にダイナミックRAMはアドレスマルチグレクス
方式を採用しておシ翫 ロウとカラムのアドレスを同一
ピンから入力し、時間をずらしてとり込む方法を行うた
め、スタチ、りRAMに比べ、アドレス入力ピンの数は
l/2ですむ。このため、16〜256にビットまでの
ダイナミ、りRAMでは16°ピン、 300 nil
(7,62m)幅の小さなりIP (Dual In
Line )型パッケージに収納することが可能とな
った。したがって、多くのICを実装する基板の1.C
密度が向上し、壺密度実装が可能となってきた。ところ
で、材 −質、製造法によシ分類すると、パッ
ケージの種類にはセラミック型、サーディッグ型、fラ
スチ、り型があるが、大量生産に適し、コストの低減を
達成できるのはグラスチ、り型である。
方式を採用しておシ翫 ロウとカラムのアドレスを同一
ピンから入力し、時間をずらしてとり込む方法を行うた
め、スタチ、りRAMに比べ、アドレス入力ピンの数は
l/2ですむ。このため、16〜256にビットまでの
ダイナミ、りRAMでは16°ピン、 300 nil
(7,62m)幅の小さなりIP (Dual In
Line )型パッケージに収納することが可能とな
った。したがって、多くのICを実装する基板の1.C
密度が向上し、壺密度実装が可能となってきた。ところ
で、材 −質、製造法によシ分類すると、パッ
ケージの種類にはセラミック型、サーディッグ型、fラ
スチ、り型があるが、大量生産に適し、コストの低減を
達成できるのはグラスチ、り型である。
ところが、IC基板の実装密度を更に向上させる場合、
ゾラスチ、り型で300m11幅のDIPツヤ、ケージ
にICチップを収納するのは以下の”::::、、ご1
m−r、ニア、o、 、、、、、、、2ノ量、ケージよ
シ機械的強度が弱いため、リード。
ゾラスチ、り型で300m11幅のDIPツヤ、ケージ
にICチップを収納するのは以下の”::::、、ご1
m−r、ニア、o、 、、、、、、、2ノ量、ケージよ
シ機械的強度が弱いため、リード。
ビンをパッケージ内に埋め込まなければならない。この
ため、リードピンのためのス(−スを確保しなければな
らず、ICチップの横幅が制限される。したがって、チ
ップ内のメモリセル及び周辺回路のレイアウトに制限が
加わる。これはダイナミック3AMの容量が256にピ
ットから1M7ビツト更に4Mピニトヘ゛と向5上する
に従い、微細な加工類術を使用してもなお増大するチッ
プサイズに上限を与えることになる。このことは、単位
メモリセルのサイズを小さくしてしまい、1トランジス
タ1キヤノJ?シタ型のメモリセルであれば、情報を貯
えるキヤ・母シタ面積の減少を招く。したがって、ダイ
ナミックRAMのデータ保持特性の劣化及びソフトエラ
ー率の増大を引き起し、信頼性が少なく、商品価値の低
いものとなってしまう。
ため、リードピンのためのス(−スを確保しなければな
らず、ICチップの横幅が制限される。したがって、チ
ップ内のメモリセル及び周辺回路のレイアウトに制限が
加わる。これはダイナミック3AMの容量が256にピ
ットから1M7ビツト更に4Mピニトヘ゛と向5上する
に従い、微細な加工類術を使用してもなお増大するチッ
プサイズに上限を与えることになる。このことは、単位
メモリセルのサイズを小さくしてしまい、1トランジス
タ1キヤノJ?シタ型のメモリセルであれば、情報を貯
えるキヤ・母シタ面積の減少を招く。したがって、ダイ
ナミックRAMのデータ保持特性の劣化及びソフトエラ
ー率の増大を引き起し、信頼性が少なく、商品価値の低
いものとなってしまう。
また、ゾラスチ、り型のパッケージでは、リードピン′
とICチップのデンディングパッドとの間の金属細線に
よるデンディング長を長くすることは、金属細線の断線
あるいは?ンディング部の接続不良を引き起こし、好ま
しくない。
とICチップのデンディングパッドとの間の金属細線に
よるデンディング長を長くすることは、金属細線の断線
あるいは?ンディング部の接続不良を引き起こし、好ま
しくない。
チップサイズが小さく、チップの周囲に配置されるリー
ドピンとチップ内のゼンディングノ?。
ドピンとチップ内のゼンディングノ?。
ドとの距離を小さくできる場合には、チップ内のメモリ
セル及びデンディングパッドのレイアウトは第3図に示
すようなものである。すなわち、矩形のチップ1内に複
数のメモリセルアレイ2.・・・が配列して1形成され
、デンディング/臂ッド3.・・・はチップxの短辺に
沿りた周縁部にのみまとめて形成される。この場合、回
路動作、にとりては無駄な領域(チッf1の長辺に沿っ
た周縁部)を極力小さくできることから有利である。と
ころが、メモリ容量が大きくなシ、チップサイズが増大
したシピン数が増加した場合ニハリードピンとデンディ
ングパッドとの距離を短かくするために第4図のような
レイアウトを採用する。すなわち、矩形のチップ1内に
お辺に沿った周縁部だけでなく、長辺に沿った両ウドに
すると、長辺に沿った同門部のポンディングパッドを形
成するために要する面積をメモリセルアレイ及び周辺回
線に利用できなくなる。
セル及びデンディングパッドのレイアウトは第3図に示
すようなものである。すなわち、矩形のチップ1内に複
数のメモリセルアレイ2.・・・が配列して1形成され
、デンディング/臂ッド3.・・・はチップxの短辺に
沿りた周縁部にのみまとめて形成される。この場合、回
路動作、にとりては無駄な領域(チッf1の長辺に沿っ
た周縁部)を極力小さくできることから有利である。と
ころが、メモリ容量が大きくなシ、チップサイズが増大
したシピン数が増加した場合ニハリードピンとデンディ
ングパッドとの距離を短かくするために第4図のような
レイアウトを採用する。すなわち、矩形のチップ1内に
お辺に沿った周縁部だけでなく、長辺に沿った両ウドに
すると、長辺に沿った同門部のポンディングパッドを形
成するために要する面積をメモリセルアレイ及び周辺回
線に利用できなくなる。
考慮するとチップの長辺に沿う周縁部の幅aとして約2
’OOμmづつ必要であり、両側で400μmの幅の領
域がゾンデイングツ9ツドのためだけに無駄に使われる
。この結果、メモリセルアレイの横幅を減少せざるを得
なくなりメモリセルの面積が減少し、これによシ!品の
信頼性が著しく低下する。
’OOμmづつ必要であり、両側で400μmの幅の領
域がゾンデイングツ9ツドのためだけに無駄に使われる
。この結果、メモリセルアレイの横幅を減少せざるを得
なくなりメモリセルの面積が減少し、これによシ!品の
信頼性が著しく低下する。
本発明は上記事情に鑑みてなされたものであり、デンデ
ィング・ヤッげに要する面積を減少してチップを有効に
利用し、信頼性の向上した半導体装置を提供しようとす
るものである。□〔発明の概要〕 本発明の半導体装置は、チップ長辺に沿って隣接するア
レイのチップ長辺に平行な中心線を互いにずらした状態
で複数列のアレイを配列し、チップの短辺に沿う周縁部
及びチップの長辺に沿う周縁部のうちアレイとチップ長
辺との間の距離が大きい方の周縁部にデンディングパッ
ドを設けたことを特徴とするものである。
ィング・ヤッげに要する面積を減少してチップを有効に
利用し、信頼性の向上した半導体装置を提供しようとす
るものである。□〔発明の概要〕 本発明の半導体装置は、チップ長辺に沿って隣接するア
レイのチップ長辺に平行な中心線を互いにずらした状態
で複数列のアレイを配列し、チップの短辺に沿う周縁部
及びチップの長辺に沿う周縁部のうちアレイとチップ長
辺との間の距離が大きい方の周縁部にデンディングパッ
ドを設けたことを特徴とするものである。
この門うな半導体装置によれば、実質的にチップの長辺
に沿う周縁部では片側にのみがンディング/4.ドを配
置したことになるので、デンディングパッドによシ無駄
にされる領域を減少してチップを有効に利用することが
でき、製品の信頼性を向上することができる。
に沿う周縁部では片側にのみがンディング/4.ドを配
置したことになるので、デンディングパッドによシ無駄
にされる領域を減少してチップを有効に利用することが
でき、製品の信頼性を向上することができる。
〔発明の実施例〕1
以下、本発明の実施例を第1図を参照して説明する。
第1図において、矩形のチップ11の中央部にはデコー
ダ12.12が形成されている。デ′コーダ12,12
で分割された2つの領域にはそれぞれメモリセルアレイ
13g、13@ とメモリセルアレイIJ、1B、がチ
ップ11の短辺に沿って2列づつ配列されている。メモ
リセルアレイ131 .131 とメモリセルアレイ1
3、.13! とはチップ11の長辺に沿う中心線を互
いにずらした状態で配列されている。
ダ12.12が形成されている。デ′コーダ12,12
で分割された2つの領域にはそれぞれメモリセルアレイ
13g、13@ とメモリセルアレイIJ、1B、がチ
ップ11の短辺に沿って2列づつ配列されている。メモ
リセルアレイ131 .131 とメモリセルアレイ1
3、.13! とはチップ11の長辺に沿う中心線を互
いにずらした状態で配列されている。
?ンディングノ’e 、yド14.・・・はチップ11
の短辺に沿う周縁部と、長辺に沿う周縁部のうちチップ
11長辺とメモリセルアレイ13B、131*13、.
1B、との距離が大きい方に設けられている。
の短辺に沿う周縁部と、長辺に沿う周縁部のうちチップ
11長辺とメモリセルアレイ13B、131*13、.
1B、との距離が大きい方に設けられている。
しかして上記半導体装置によれば、チップ11の長辺に
沿う周縁部のうちデンディングツヤ、ド14、・・・が
形成される領域は幅轟として約200μmを要するが、
ゾンデイングツ臂、ド14.・・・が形成されない領域
の幅すは約30μmまで狭くすることができる。そして
、実質的にはチ、7011の長辺に沿う周縁部のうち片
側のみがデンディング/母、ドに使用されるので、チッ
f11の面積ラメモリセルアレイとして有効に利用する
ととができ、メモリセルのセルサイズを大きくすること
ができる。な訃、メモリセルアレイをずらすことによシ
アレイを接続する゛配線を斜めにすることになるが、こ
の配線に必要な面積の増大はわずかである。
沿う周縁部のうちデンディングツヤ、ド14、・・・が
形成される領域は幅轟として約200μmを要するが、
ゾンデイングツ臂、ド14.・・・が形成されない領域
の幅すは約30μmまで狭くすることができる。そして
、実質的にはチ、7011の長辺に沿う周縁部のうち片
側のみがデンディング/母、ドに使用されるので、チッ
f11の面積ラメモリセルアレイとして有効に利用する
ととができ、メモリセルのセルサイズを大きくすること
ができる。な訃、メモリセルアレイをずらすことによシ
アレイを接続する゛配線を斜めにすることになるが、こ
の配線に必要な面積の増大はわずかである。
以上のようなことから蓄積容量を増大でき、センスアン
グに入力される入力信号量を増大させて感度のよい増幅
作用を行なわせることが可能となるのでプロセスのバラ
ツキによる特性のバラツキを減少させることができる。
グに入力される入力信号量を増大させて感度のよい増幅
作用を行なわせることが可能となるのでプロセスのバラ
ツキによる特性のバラツキを減少させることができる。
また、300m1lO幅狭なグラスチックノ!ツケーゾ
にも対応でき、リードピンとゾンデイングツ9ツドとの
配線長を短くすることが可能であシ、アセンブリ後の配
線の断線あるいは接続不良の問題を減少させることがで
きる。したがって、信頼性の高い高集積メモリICを実
現できる。
にも対応でき、リードピンとゾンデイングツ9ツドとの
配線長を短くすることが可能であシ、アセンブリ後の配
線の断線あるいは接続不良の問題を減少させることがで
きる。したがって、信頼性の高い高集積メモリICを実
現できる。
なお、メモリセルアレイとゾンデインクツ母ツドとの配
置は第1図に示すものに限らず第2図に示すようなもの
でもよい。第2図において、矩形のチップ11の中央部
にはデコーダ12ぞ形成され、メモリセルアレイ133
,134゜13s、134はチッf11の長辺に平行な
中心線を交互にずらした状態で配列されている。
置は第1図に示すものに限らず第2図に示すようなもの
でもよい。第2図において、矩形のチップ11の中央部
にはデコーダ12ぞ形成され、メモリセルアレイ133
,134゜13s、134はチッf11の長辺に平行な
中心線を交互にずらした状態で配列されている。
ゾンデイングツ臂、ド141−ψ・はチップ11の短辺
に沿う周縁部及び長辺に沿う周縁部のうち長辺とメモリ
セルアレイとの距離が大きい方の周縁部に設けられてい
る。
に沿う周縁部及び長辺に沿う周縁部のうち長辺とメモリ
セルアレイとの距離が大きい方の周縁部に設けられてい
る。
このような配置の半導体装置でも上記実施例と同様な効
果を得ることができる。
果を得ることができる。
また、以上の説明ではアレイ群がメモリセルアレイであ
る場合について述べたが、ゲートアレイ、ロジック回路
などの回路プロ、りについても本発明を同様に適用する
ことができる。
る場合について述べたが、ゲートアレイ、ロジック回路
などの回路プロ、りについても本発明を同様に適用する
ことができる。
以上詳述した如く本発明の半導体装置によれば、デンデ
ィングパッドに要する面積を減少してチップを有効に利
用し、信頼性を向上できる等顕著な効果を奏するもので
ある。
ィングパッドに要する面積を減少してチップを有効に利
用し、信頼性を向上できる等顕著な効果を奏するもので
ある。
第1図は本発明の実施例におけるメモIJ I Cの配
置を示す平面図、第2図は本発明の他の実施例における
メモIJIcの配置を示す平面図、第3図及び第4図は
従来のメモIjICの配置を示す平面図である。 11・・・チ、7’、12・・・デコーダ、131 。 132 113B + 134・・・メモリセルアレ
イ、14・・・デンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第2図 第 49!!i
置を示す平面図、第2図は本発明の他の実施例における
メモIJIcの配置を示す平面図、第3図及び第4図は
従来のメモIjICの配置を示す平面図である。 11・・・チ、7’、12・・・デコーダ、131 。 132 113B + 134・・・メモリセルアレ
イ、14・・・デンディングパッド。 出願人代理人 弁理士 鈴 江 武 彦第1図 第3図 第2図 第 49!!i
Claims (2)
- (1)矩形のチップ内に分割された複数のアレイ群を有
し、該アレイ群を外部回路と接続するためのボンディン
グパッドをアレイ外周のチップ周縁部に設けた半導体装
置において、チップ長辺に沿って隣接するアレイのチッ
プ長辺に平行な中心線を互いにずらした状態で複数列の
アレイを配列し、チップの短辺に沿う周縁部及びチップ
の長辺に沿う周縁部のうちアレイとチップ長辺との間の
距離が大きい方の周縁部にボンディングパッドを設けた
ことを特徴とする半導体装置。 - (2)アレイの単位構成要素が記憶素子であることを特
徴とする特許請求の範囲第1項記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16051784A JPS6140053A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
CA000478694A CA1231183A (en) | 1984-07-31 | 1985-04-10 | Semiconductor device with staggered chip elements |
US07/226,532 US4831433A (en) | 1984-07-31 | 1988-07-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16051784A JPS6140053A (ja) | 1984-07-31 | 1984-07-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
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1988
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Cited By (2)
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JPS6197854A (ja) * | 1984-10-18 | 1986-05-16 | Toshiba Corp | 半導体装置 |
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