KR0163307B1 - 고밀도 실장용 반도체 칩 패키지 - Google Patents

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Abstract

제1 어드레스 스트로브 신호를 전송하는 내부리이드와 제2 어드레스 스트로브 신호를 전송하는 내부리이드를 포함하는 리드프레임의 내부리이드들을 사이에 두고 제1 반도체 칩과 제2 반도체 칩이 비전도성 접착제와 접착테이프에 의해 상, 하로 각각 적층되고, 제1 반도체 칩의 제1 어드레스 스트로브 신호를 위한 본딩패드가 본딩와이어에 의해 제1 어드레스 스트로브 신호를 위한 내부리이드의 상부면에 전기적으로 연결되며, 제2 반도체 칩의 제2 어드레스 스트로브 신호를 위한 본딩패드가 범프에 의해 제2 어드레스 스트로브 신호를 위한 내부리이드의 하부면에 전기적으로 연결되는 한편, 제1, 2 어드레스 스트로브 신호를 위한 내부리이드들을 제외한 내부리이드들을 위한 제1, 2 반도체 칩 패키지의 본딩패드들이 본딩와이어 및 범프에 의해 그 내부리이드들의 상, 하부면에 전기적으로 연결되어 상기 제1 반도체 칩과 제2 반도체 칩이 서로 독립적으로 제어됨으로써 반도체 칩 패키지의 고밀도 실장이 가능하게 된다.

Description

고밀도 실장용 반도체 칩 패키지
제1도는 종래의 일반적인 반도체 칩 패키지의 내부구조를 나타낸 단면도.
제2도는 본 발명의 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부구조를 나타낸 단면도.
제3도는 제2도의 고밀도 실장용 반도체 칩 패키지의 내부구조를 나타낸 평면도.
제4도는 본 발명의 다른 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부 구조를 나타낸 단면도.
제5도는 본 발명의 또다른 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부구조를 나타낸 단면도.
제6도는 본 발명에 또 다른 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부구조를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 3 : 범프
5 : 내부리이드 7 : 외부리이드
11, 111 : 범프 12, 121 : 반도체칩
13 : 외부리이드 14, 114, 141, 214, 314 : 내부리이드
15, 151 : 접착테이프 16 : 본딩와이어
17 : 성형수지 18 : 접착제
19, 20, 21, 29, 30, 31 : 본딩패드
본 발명은 고밀도 실장용 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 상, 하 반도체 칩들이 내부리이드들을 사이에 두고 각각 적층되고, 그 상, 하 반도체 칩들 각각의 칼럼 어드레스 스트로브 신호를 위한 본딩패드들이 본딩와이어와 범프에 의해 칼럼 어드레스 스트로브 신호를 위한 내부리이드들에 각각 전기적으로 연결되어 고밀도 실장이 가능한 고밀도 실장용 반도체 칩 패키지에 관한 것이다.
최근, 전자기기들의 편이성에 대한 사용자의 요구가 증대함에 따라 이러한 요구를 충족시키기 위한 방향으로 전자기기들이 소형화, 박형화, 고기능화되고 있다. 이를 위해서는 무엇보다도 전자기기들의 핵심 소자인 반도체 칩 패키지의 고밀도(high density) 실장화가 가장 중요한데, 컴퓨터의 경우, 기억용량의 증가를 위해 램(Random Access Memory)과 같은 반도체 칩의 크기가 자연적으로 증대하게 되지만, 반도체 칩 패키지의 크기는 고밀도 실장화를 위해 작아져야만 한다. 그러나, 반도체 칩 패키지의 크기를 줄이기 위해 제안되어 온 여러 가지의 방법이 주로 2차원적인 방법이었으므로 반도체 칩 패키지의 크기를 줄이는 한계가 있어 반도체 칩 패키지의 실장화 또한 한계가 있었다.
제1도는 종래의 일반적인 반도체 칩 패키지의 내부 구조를 나타내는 단면도이다. 제1도에 도시된 바와 같이, 반도체 칩 패키지는 반도체 칩(1)의 본딩패드들(도시안됨)이 각각의 범프(3)에 의해 내부리이드들(5)의 얇은 두께를 갖는 말단부의 하부면에 대응하여 전기적으로 연결되어 있고, 외부의 시스템(도시안됨)에 전기적으로 연결되도록 외부리이드들(7)이 각각 그 내부리이드들(5)과 일체로 형성되어 있으며, 그 반도체 칩(1)과 범프(3) 및 내부리이드들(5)을 외부의 기계적, 화학적 환경으로부터 보호하기 위하여 성형수지로 이루어진 성형체(일점쇄선으로 도시됨)로 봉지되어 있다.
이와 같은 구조를 갖는 반도체 칩 패키지는 현재까지도 통상적으로 사용되고 있으며 1칩 내장 반도체 칩 패키지로 통칭되고 있으나, 보다 고밀도화를 요구하고 동시에 보다 소형화를 요구하는 시스템에 적용하는데 부적합한 문제점을 갖고 있다. 예컨대, 리드(read)/라이트(write) 메모리인 램(RAM)의 경우, 기억용량의 증가에 따라 그 램의 반도체 칩의 크기가 증대하게 되는데 반해, 그 반도체 칩을 내장한 반도체 칩 패키지의 실장밀도는 현재의 2차원적인 조립 기술로는 더 이상 증대시킬 수 없는 한계에 도달해 있다.
이러한 한계를 극복하기 위해 동일한 기억용량의 반도체 칩 또는 반도체 칩 패키지를 3차원적으로 다수개 적층한 반도체 칩 패키지 기술이 제안된 바 있는데, 이 제안된 기술중의 하나로서 패키지드 다이 어셈블리(packaged die assembly)라 통칭되는 것이 있다. 이 반도체 칩 패키지 기술은 단순화된 공정과 낮은 제조비용으로 인하여 반도체 칩 패키지의 대량생산을 할 수 있는 이점을 갖고 있으나, 솔더링(soldering)의 불량 가능성이 높고 그 전체의 두께가 매우 증대되며 열방출(heat dissipation)이 용이하지 않는 문제점을 갖고 있다.
또한, 제안된 기술중의 다른 하나로서 탭(TAB : Tape Automatic Bonding) 기술은 범프(bump)와 내부리이드(lead)를 서로 대응하여 전기적으로 연결하기 위해 내부리이드 본딩(inner lead bonding)을 실시해야 하고, 그 내부리이드와 외부리이드를 서로 대응하여 전기적으로 연결하기 위해 외부리이드 본딩(outer lead bonding)을 실시해야 하기 때문에, 제조공정이 복잡하고, 전기적인 상호연결(interconnection)의 불량의 가능성이 높으며, 제조비용이 높은 문제점을 갖고 있다.
그리고, 제안된 기술중의 또 다른 하나로서 일본국의 후지스(Fujitsu)사에 의해 제안된 바 있는 베어 다이 어셈블리(bare die assembly)기술은 상, 하로 반도체 칩을 적층(chip stacking)한 후 그 반도체 칩의 본딩패드들에 내부리이드들을 서로 대응하여 와이어 본딩(wire bonding)해야 하므로 제조공정이 어렵고 복잡하게 되는 문제점을 갖고 있다.
즉, 상측의 반도체 칩의 본딩패드들을 와이어 본딩하고 코팅(coating) 등을 한후, 하측의 반도체 칩의 본딩패드들을 와이어 본딩해야 하며, 내부리이드 본딩 후 외부리이드 본딩을 해야 하므로 제조비용이 높고 불량발생의 가능성도 상대적으로 높게 되는 문제점이 있다.
따라서, 본 발명의 목적은 제조공정을 단순화하여 제조비용을 낮추도록 하면서 고밀도 실장화가 이루어지는 고밀도 실장용 반도체 칩 패키지를 제공하는데 있다.
본 발명의 다른 목적은 열방출이 용이하고, 균열발생과 같은 불량이 방지되도록 하는 고밀도 실장용 반도체 칩 패키지를 제공하는데 있다.
본 발명의 또다른 목적은 상, 하 반도체 칩들이 내부리이드를 사이에 두고 각각 적층되고, 그 상, 하 반도체 칩들이 그 내부리이드에 본딩 와이어, 범프에 의해 각각 전기적으로 연결되어 제조공정이 간단하고 저가격화를 도모할 수 있는 고밀도 실장용 반도체 칩 패키지를 제공하는데 있다.
상기한 목적들을 달성하기 위한 본 발명은 제1 어드레스 스트로브 신호를 전송하는 내부리이드와 제2 어드레스 스트로브 신호를 전송하는 내부리이드를 포함하는 리드프레임의 내부리이드들을 사이에 두고 제1 반도체 칩과 제2 반도체 칩이 비전도성 접착제와 접착테이프에 의해 상, 하로 각각 적층되고, 제1 반도체 칩의 제1 어드레스 스트로브 신호를 위한 본딩패드가 본딩와이어에 의해 제1 어드레스 스트로브 신호를 위한 내부리이드의 상부면에 전기적으로 연결되며, 제2 반도체 칩의 제2 어드레스 스트로브 신호를 위한 본딩패드가 범프에 의해 제2 어드레스 스트로브 신호를 위한 내부리이드의 하부면에 전기적으로 연결되는 한편, 제1, 2 어드레스 스트로브 신호를 위한 내부리이드들을 제외한 내부리이드들을 위한 제1, 2 반도체 칩 패키지의 본딩패드들이 본딩와이어 및 범프에 의해 그 내부리이드들의 상, 하부면에 전기적으로 연결되어 상기 제1, 2 어드레스 스트로브 신호의 활성화 입력에 의해 상기 제1 반도체 칩과 제2 반도체 칩이 서로 독립적으로 제어되는 것을 특징으로 한다.
또한, 상기한 목적들을 달성하기 위한 본 발명은 제1 어드레스 스트로브 신호를 전송하는 내부리이드와 제2 어드레스 스트로브 신호를 전송하는 내부리이드를 포함하는 리드프레임의 내부리이드들을 사이에 두고 제1 반도체 칩과 제2 반도체 칩이 비전도성 접착테이프에 의해 상, 하로 각각 적층되고, 제1 반도체 칩의 제1 어드레스 스트로브 신호를 위한 본딩패드가 범프에 이해 제1 어드레스 스트로브 신호를 위한 내부리이드의 상부면에 전기적으로 연결되며, 제2 반도체 칩의 제2 어드레스 스트로브 신호를 위한 본딩패드가 범프에 의해 제2 어드레스 스트로브 신호를 위한 내부리이드의 하부면에 전기적으로 연결되는 한편, 제1, 2 어드레스 스트로브 신호를 위한 내부리이드들을 제외한 내부리이드들을 위한 제1, 2 반도체 칩 패키지의 본딩패드들이 범프에 의해 그 내부리이드들의 상, 하부면에 각각 전기적으로 연결되어 상기 제1, 2 어드레스 스트로브 신호의 활성화 입력에 의해 상기 제1 반도체 칩과 제2 반도체 칩이 서로 독립적으로 제어되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예에 의한 고밀도 실장용 반도체 칩 패키지를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부 구조를 보여주는 단면도이다. 제2도에 도시된 바와 같이, 반도체 칩 패키지에서는 반도체 칩(12)이 비전도성 접착제(18)에 의하여 리이드의 내부리이드(14)의 상부면상에 접착되고, 그 반도체 칩(12)의 상부면에 형성된 본딩패드(도시안됨)가 본딩와이어(16)에 의해 그 내부리이드(141)의 상부면에 전기적으로 연결된다. 또한, 반도체 칩(12)과 동일한 반도체 칩(121)의 상부면이 범프(11)에 의해 그 내부리이드(14)의 하부면에 전기적으로 연결됨과 아울러 비전도성 접착테이프(15), 예를 들어 폴리이미드 테이프(polyimide tape)에 의해 내부리이드(14)의 말단부의 하부면상에 접착된다. 또한, 외부리이드(13)을 제외한 모든 영역이 성형수지(17)에 의해 봉지되어 있다. 그 접착테이프(15)는 내부리이드들(14)을 반도체 칩(121)의 상부면에 견고하게 지지하여 내부리이드들(14)의 변형을 방지한다. 여기서, 내부리이드(14)와 내부리이드(141) 및 외부리이드(13)는 일체로 형성되어 있고, 범프(11)와 접촉되는 내부리이드(14)의 영역의 두께와, 접착테이프(15)와 접착되는 내부리이드(14)의 영역의 두께는 서로 동일하고 내부리이드(141)의 두께보다 작으며, 내부리이드(141)의 두께는 외부리이드(13)의 두께와 동일하다.
제3도에서는 내부구조의 설명을 용이하게 할 수 있도록 접착 테이프(15)와 접착제(18)가 생략되어 있다. 이 도면에서는 칼럼 어드레스 스트로브 신호(CAS0)를 전용으로 전송하는 내부리이드(140)가 반도체 칩(12), (121)사이에 까지 확장되어 있지 않고, 반도체 칩(12)의 본딩패드(19)에만 본딩와이어(16)에 의하여 전기적으로 연결되어 있다. 칼럼 어드레스 스트로브 신호(CAS1)를 전용으로 전송하는 내부리이드(141)에 일체로 연결된 내부리이드(114)가 반도체 칩(121)의 상부면상에 본딩패드(30)에만 범프(11)에 의하여 전기적으로 연결되어 있다. 그 칼럼 어드레스 스트로브 신호(CAS0), (CAS1)를 제외한 신호를 전송하는 각각의 내부리이드들(142)에 각각 일체로 연결된 내부리이드들(124)이 반도체 칩(121)의 상부면상의 본딩패드(31)에 범프(11)에 의하여 전기적으로 연결되어 있음과 아울러 반도체 칩(12)의 본딩패드(21)에 본딩와이어(16)에 의하여 전기적으로 연결되어 있다.
여기서, 접착테이프(15)와 접착되는 내부리이드들(114), (124)의 영역의 폭이 범프(11)와 접촉되는 내부리이드(114), (124)이 영역의 폭보다 넓어 반도체 칩(121)이 내부리이드(114), (124)에 접착테이프(15)에 의해 견고하게 지지됨으로써 내부리이드(114), (124)의 변형이 방지될 수 있는 것이다.
이와 같이 구성되는 고밀도 실장용 반도체 칩 패키지에서 반도체 칩(12)과 반도체 칩(121)을 선택적으로 활성화하는 방법에 대하여 설명하면 다음과 같다. 이 분야에 잘 알려져 있는 바와 같이, 통상의 메모리 소자는 로우 어드레스 스트로브(row address stobe)신호와 칼럼 어드레스 스트로브(column address strobe)신호의 활성화 입력에 동기하여 활성화된다. 이 신호들 중 메모리 셀의 칼럼 즉, 데이터 전송 라인으로서의 비트 라인 또는 데이터 입, 출력 라인의 선택에 관여하는 칼럼 어드레스 스트로브 신호를 제어하면, 반도체 칩(12)과 반도체 칩(121)을 선택적으로 활성화할 수 있게 된다.
따라서, 칼럼 어드레스 스트로브 신호(CAS0), (CAS1)의 입력에 응답하여 반도체 칩(121) 및 반도체 칩(12) 중 원하는 하나로부터 소정의 데이터 액세스(access)동작이 수행될 수 있는 것이다.
제4도는 본 발명의 다른 실시예에 의한 고밀도 실장용 반도체 칩 패키지의 내부 구조를 보여주는 단면도이다.
제4도를 참조하면, 반도체 칩(121)의 하부면이 성형수지(17)의 하부면상에 노출됨과 아울러 성형수지(17)의 하부면과 평행하게 이루어지는 것을 제외하면 제2도의 구조와 동일하다. 그 반도체 칩(121)의 하부면이 반도체 칩 패키지 하부면과 일치되어 있어 반도체 칩 패키지의 높이가 감소되고, 열방출이 용이하여 신뢰도가 향상될 수 있다.
제5도는 본 발명에 의한 또 다른 반도체 칩 패키지의 내부구조를 보여주는 단면도이다.
제5도에 도시된 바와 같이, 반도체 칩(12)의 하부면상의 본딩패드들(도시안됨)이 범프(111)에 이해 그 본딩패드들에 해당하는 내부리이드들(14)의 상부면에 전기적으로 연결됨과 아울러 비전도성 접착테이프(151), 예를 들어 폴리이미드 테이프(polyimide tape)에 의해 내부리이드들(14)의 말단부의 상부면상에 접착된다.
또한, 반도체 칩(12)과 동일한 반도체 칩(121)의 상부면상의 본딩패드들(도시안됨)이 범프(11)에 의해 그 내부리이드(14)의 하부면에 전기적으로 연결됨과 아울러 비전도성 접착테이프(15), 예를 들어 폴리이미드 테이프(polyimide tape)에 의해 내부리이드(14)의 말단부의 하부면상에 접착된다. 또한, 외부리이드(13)을 제외한 모든 영역이 성형수지(17)에 의해 봉지되어 있다.
그리고, 제3도에 도시된 바와 유사하게, 접착테이프(15), (151)에 접착되는 내부리이드들(14)의 영역의 두께와, 범프(11), (111)와 접촉되는 내부리이드들(14)의 영역의 두께는 서로 동일하고, 내부리이드(141)의 두께보다 작으며, 내부리이드들(141)의 두께는 외부리이드들(13)의 두께와 동일하다. 접착테이프(15), (151)와 접착되는 내부리이드들(14)의 영역의 폭이 범프(11), (111)와 접촉되는 내부리이드들(14)의 영역의 폭 보다 넓어 반도체 칩(12), (121)의 내부리이드(14)에 접착테이프(15), (151)에 의해 견고하게 지지됨으로써 내부리이드(14)의 변형이 방지될 수 있는 것이다.
이와같이 구성되는 고밀도 실장용 반도체 칩 패키지의 내부 평면 구성은 제3도의 구성과 유사하므로 이에 대한 설명을 별도의 도면을 참조하지 않고 살펴보면 다음과 같다.
칼럼 어드레스 스트로브 신호(CAS0)를 전용으로 전송하는 내부리이드가 다른 내부리이드들과 동일한 구조로 형성되어 있고, 반도체 칩(12)의 본딩패드(19)에만 범프(111)에 의하여 전기적으로 연결되어 있다. 칼럼 어드레스 스트로브 신호(CAS1)를 전용으로 전송하는 내부리이드(141)에 일체로 연결된 내부리이드(114)가 반도체 칩(121)의 상부면상의 본딩패드(30)에만 범프(11)에 의하여 전기적으로 연결되어 있다. 그 칼럼 어드레스 스트로브 신호(CAS0), (CAS1)를 제외한 신호를 전송하는 각각의 내부리이드들(142)에 각각 일체로 연결된 내부리이드들(124)이 그 내부리이드들에 해당하는 반도체 칩(121)의 본딩패드들(31)에 범프(11)에 의하여 전기적으로 연결되어 있음과 아울러 반도체 칩(12)의 본딩패드들(21)에 범프(111)에 의하여 전기적으로 연결되어 있다.
따라서, 칼럼 어드레스 스트로브 신호(CAS0), (CAS1)의 입력에 응답하여 반도체 칩(121) 및 반도체 칩(12)중 원하는 하나로부터 소정의 데이터 액세스(access)동작이 수행될 수 있는 것이다.
제6도는 본 발명의 또 다른 실시예에 의한 반도체 칩 패키지의 내부구조를 보여주는 단면도이다.
제6도를 참조하면, 반도체 칩(12)의 상부면이 성형수지(17)의 상부면상에 노출됨과 아울러 성형수지(17)의 상부면과 평행하게 이루어지고, 반도체 칩(121)의 하부면이 성형수지(17)의 하부면상에 노출됨과 아울러 성형수지(17)의 하부면과 평행하게 이루어진 것을 제외하면 제5도의 구조와 동일하다. 반도체 칩(121)의 하부면이 반도체 칩 패키지의 하부면과 일치되고, 반도체 칩(12)의 상부면이 반도체 칩 패키지 상부면과 일치되어 있어 반도체 칩 패키지의 높이가 감소되고, 열방출이 용이하여 신뢰도가 향상될 수 있다. 여기서, 반도체 칩(12)의 상부면이나 반도체 칩(121)의 하부면중 적어도 어느 하나가 노출되어도 무방함은 당연하다.
한편, 전술한 각 실시예에는 본 발명에 의한 고밀도 실장용 반도체 칩 패키지의 바람직한 실시예들을 개시하고 있으나, 그 구조상 다소의 변형이 이루어질 수 있음은 자명한 것이다.
이상에서 살펴본 바와 같이, 본 발명에 의한 고밀도 실장용 반도체 패키지에서는 상, 하 반도체 칩들이 내부리이드들을 사이에 두고 각각 적층되고, 그 상, 하 반도체 칩들 각각의 칼럼 어드레스 스트로브 신호를 위한 본딩패드들이 본딩 와이어와 범프에 의해 칼럼 어드레스 스트로브 신호를 위한 내부리이드들에 각각 전기적으로 연결되거나 범프에 의해 칼럼 어드레스 스트로브 신호를 위한 내부리이드들에 각각 전기적으로 연결된다. 또한, 칼럼 어드레스 스트로브 신호를 위한 내부리이드들을 제외한 내부리이드들이 그 내부리이드들에 해당하는 상, 하 반도체 칩의 본딩패드들에 전기적으로 공통연결되어 반도체 칩 패키지의 고밀도 실장이 가능하게 된다.

Claims (12)

  1. 서로 다른 제1, 2 어드레스 스트로브 신호를 각각 전송하는 제1, 2 내부리이드를 포함하는 복수개의 내부리이드들을 갖는 리드프레임과, 상기 복수개의 내부리이드들의 상부면상에 설치되고 본딩와이어에 의해 상기 제1 내부리이드에 전기적으로 연결되는 제1 본딩패드를 갖는 제1 반도체 칩, 및 상기 복수개의 내부리이드들의 하부면상에 설치되고 범프에 의해 상기 제2 내부리이드에 전기적으로 연결되는 제2 본딩패드를 갖고 제2 반도체 칩을 포함하고 있으며, 상기 제1, 2 반도체 칩들이 설치되는 영역의 내부리이드의 두께가 상기 영역이외의 영역의 두께보다 작은 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제1, 2 내부리이드에 각각 칼럼 어드레스 스트로브 신호가 전송되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 제1 반도체 칩과 제2 반도체 칩의 동일한 본딩패드들이 상기 제1, 2 내부리이드를 제외한 내부리이드들에 각각 대응하여 전기적으로 공통연결되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  4. 제3항에 있어서, 상기 제1 반도체 칩과 제2 반도체 칩의 동일한 본딩패드들이 상기 제1, 2 내부리이드를 제외한 내부리이드들에 각각 본딩와이어와 범프에 의해 공통연결되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  5. 제1항에 있어서, 상기 제1 반도체 칩이 비도전성 접착제에 의해 상기 내부리이드들의 상부면에 접착되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  6. 제1항에 있어서, 상기 제2 반도체 칩이 비전도성 접착테이프에 의해 상기 내부리이드들의 하부면에 접착되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  7. 제1항에 있어서, 상기 범프에 의해 전기적으로 연결되는 상기 제2 내부리이드의 영역의 폭이 상기 영역 이외의 영역의 폭보다 작은 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  8. 서로 다른 제1, 2 어드레스 스트로브 신호를 각각 전송하는 제1, 2 내부리이드를 포함하는 복수개의 내부리이드들을 갖는 리드프레임과, 상기 복수개의 내부리이드들의 상부면상에 설치되고 제1 범프에 의해 상기 제1 내부리이드에 전기적으로 연결되는 제1 본딩패드를 갖는 제1 반도체 칩, 및 상기 복수개의 내부리이드들의 하부면상에 설치되고 제2 범프에 의해 상기 제2 내부리이드에 전기적으로 연결되는 제2 본딩패드를 갖는 제2 반도체 칩을 포함하고 있으며, 상기 제1, 2반도체 칩들이 설치되는 영역의 내부리이드의 두께가 상기 영역이외의 영역의 두께보다 작은 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  9. 제8항에 있어서, 상기 제1 반도체 칩과 제2 반도체 칩의 동일한 본딩패드들이 상기 제1, 2 내부리이드를 제외한 내부리이드들에 각각 대응하여 전기적으로 공통연결되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  10. 제9항에 있어서, 상기 제1 반도체 칩과 제2 반도체 칩의 동일한 본딩패드들이 상기 제1, 2 내부리이드를 제외한 내부리이드들에 각각 제1, 2 범프에 의해 공통연결되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  11. 제8항에 있어서, 상기 제2 반도체 칩이 비전도성 접착테이프에 의해 상기 내부리이드들의 하부면에 접착되는 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
  12. 제8항에 있어서, 상기 제2 범프에 의해 전기적으로 연결되는 상기 제2 내부리이드의 영역의 폭이 상기 영역 이외의 영역의 폭보다 작은 것을 특징으로 하는 고밀도 실장용 반도체 칩 패키지.
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