JPS58197747A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPS58197747A JPS58197747A JP7992182A JP7992182A JPS58197747A JP S58197747 A JPS58197747 A JP S58197747A JP 7992182 A JP7992182 A JP 7992182A JP 7992182 A JP7992182 A JP 7992182A JP S58197747 A JPS58197747 A JP S58197747A
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- JP
- Japan
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- cells
- chip
- wiring
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- area
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 36
- 238000010586 diagram Methods 0.000 description 6
- 210000000712 G cell Anatomy 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明はチップ上に設けられる回路素子列とセルにより
論理回路が構成されるマスタスライスＬＳＩに係り、特
にこの論理回路の自動配線における未配線本数ン減少す
ることが考慮されたマスタスライスＬＳＩに関する。
論理回路が構成されるマスタスライスＬＳＩに係り、特
にこの論理回路の自動配線における未配線本数ン減少す
ることが考慮されたマスタスライスＬＳＩに関する。
従来技術
従来のマスタスライスＬＳＩのレイアウト図を第１図に
示Ｔ０第１図において、ＬＳＩテンプ１にはあらかじめ
ベースである複数の回路素子列２が形成されている。こ
の回路素子列２の上に各種のセル５′ｌｋ列状に配置し
相互に接続することによりＬ８Ｉとしての所望の論理回
路を構成するものであり、各論理回路はトランジスタ、
抵抗、コンデンサ等の回路素子Ｙ１個あるいは複数個組
み合せて構成されている。セル３はセル列間配線領域４
を回路素子列２と同じ方向に走る横方向配＠５と回路素
子列２と直交する方向に走る縦方向配＠６ン用いて接続
される。
示Ｔ０第１図において、ＬＳＩテンプ１にはあらかじめ
ベースである複数の回路素子列２が形成されている。こ
の回路素子列２の上に各種のセル５′ｌｋ列状に配置し
相互に接続することによりＬ８Ｉとしての所望の論理回
路を構成するものであり、各論理回路はトランジスタ、
抵抗、コンデンサ等の回路素子Ｙ１個あるいは複数個組
み合せて構成されている。セル３はセル列間配線領域４
を回路素子列２と同じ方向に走る横方向配＠５と回路素
子列２と直交する方向に走る縦方向配＠６ン用いて接続
される。
セル３．横方向配４Ｉ５．縦方向配線６σ〕間には絶縁
層が設けられ、横方向配線５と縦方向配線６はスルーホ
ール７で接続される。
層が設けられ、横方向配線５と縦方向配線６はスルーホ
ール７で接続される。
さて、第１図に示すようなＬＳＩにおいて、セル間の配
線密度は各論理回路間の配＠を短かくするためＬＳＩチ
ップ１の中央部でハ高く、周辺部は低くなる。これによ
り自動組付におけるＬ８Ｉチップ１の中央部での未配線
の確率が高くなり、未配線部分を手動配線したり、実装
率（回路素子列２上のセル配置領域のパーセンテージ）
Ｙ低下させることで対°処している。
線密度は各論理回路間の配＠を短かくするためＬＳＩチ
ップ１の中央部でハ高く、周辺部は低くなる。これによ
り自動組付におけるＬ８Ｉチップ１の中央部での未配線
の確率が高くなり、未配線部分を手動配線したり、実装
率（回路素子列２上のセル配置領域のパーセンテージ）
Ｙ低下させることで対°処している。
発明の目的
本発明の目的は、チップ中央部の自動化未配線本数を少
くすることができるマスタスライスＬ８ ＩＹ提供する
ことにある。
くすることができるマスタスライスＬ８ ＩＹ提供する
ことにある。
本発明では、チップ中央部の回路素子列上Ｇこセル未配
置の領域を設け、このセル未配置の嶺域に回路素子列と
直交してセル間を接続する配ＳＶ設けることによりチッ
プ中央部における配線の自動化ン容易にしている。
置の領域を設け、このセル未配置の嶺域に回路素子列と
直交してセル間を接続する配ＳＶ設けることによりチッ
プ中央部における配線の自動化ン容易にしている。
発明の実施例
第２図には本実施例に係るマスタスライスＬＳＩが示さ
れており、従来例と同様にＬＳＩチップ１へあらかじめ
複数（５列）の回路素子列２が形成されている。この回
路素子列２上にセル５ヶ接着することによりそれぞれ論
理回路が構成され、接着するセル５を変更することによ
り所望の論理回路が得られるようになっている。
れており、従来例と同様にＬＳＩチップ１へあらかじめ
複数（５列）の回路素子列２が形成されている。この回
路素子列２上にセル５ヶ接着することによりそれぞれ論
理回路が構成され、接着するセル５を変更することによ
り所望の論理回路が得られるようになっている。
これらのセル列間配線領域４は従来例と同様に横方向配
置５の適用領域である。
置５の適用領域である。
しかしこのマスタスライスＬＳＩは従来例と興り、ＬＳ
Ｉチップの中央部に複数のセル未配置領域８が散在され
ている。すなわち第２図最上列及び最下列の回路素子列
２上き、第２列及び第４列の中間部に２個のセル未配置
領域８が第３列の中間部に３個の未配線領域が設けられ
ている。
Ｉチップの中央部に複数のセル未配置領域８が散在され
ている。すなわち第２図最上列及び最下列の回路素子列
２上き、第２列及び第４列の中間部に２個のセル未配置
領域８が第３列の中間部に３個の未配線領域が設けられ
ている。
上記未配線領域８は回路素子列と直交する縦方向配線６
の配線領域として使用可能である。
の配線領域として使用可能である。
従って特に縦方向配ａ６のチャネル要求率の高いＬＳＩ
に有益となる。
に有益となる。
また一般に縦方向配線６はセル６上を通過し配線できる
が、プロセス条件等の制約を満足する場合（設置するセ
ルが単層の場合等）のみ通過可能であり、実際には特定
のセル３に縦方向配＠６が集中したり迂回配線による横
方向配線５が増加することがあるのでセル未配置領域８
を縦方向配線領域として用いることが有効である。
が、プロセス条件等の制約を満足する場合（設置するセ
ルが単層の場合等）のみ通過可能であり、実際には特定
のセル３に縦方向配＠６が集中したり迂回配線による横
方向配線５が増加することがあるのでセル未配置領域８
を縦方向配線領域として用いることが有効である。
次に第５．４図？用いて、セル未配置領域の効果的な位
置決め手順を説明する。
置決め手順を説明する。
第３図に示される如く、チップ１上へ所望のセル３を配
置し、これらのセル６の接続関係を゛セル３間を結ぶ直
４Ｉ９で表示する。これらの直４１９がセル５ン縦断す
る個所ンセル未配置領域′とすることにより、セル３間
を接続する縦方向配線６の設置が容易になる。しかし、
直＠９がセル５χ縦断する個所娶全でセル未配置領域と
する場合にはセル数が不足する原因となるので、直４１
９の概略分布を調べ、直＠９が特に集中する個所Ａ′１
￥：見出す。
置し、これらのセル６の接続関係を゛セル３間を結ぶ直
４Ｉ９で表示する。これらの直４１９がセル５ン縦断す
る個所ンセル未配置領域′とすることにより、セル３間
を接続する縦方向配線６の設置が容易になる。しかし、
直＠９がセル５χ縦断する個所娶全でセル未配置領域と
する場合にはセル数が不足する原因となるので、直４１
９の概略分布を調べ、直＠９が特に集中する個所Ａ′１
￥：見出す。
これらの個所Ａ７セル未配置領域８とし、セル３の配置
改善を行なう。第４図にはセル間にセル未配置領域８が
設けられたＬＳＩチップの概略図が示されている。
改善を行なう。第４図にはセル間にセル未配置領域８が
設けられたＬＳＩチップの概略図が示されている。
このようにチップ中央部にセル未配置領域ケ設けて縦方
向配線領域として用いるので、チップ中央部の縦方向配
線領域が確保され、論理実装率が１００％未満のマスタ
スライスＬＳＩの自動組付時の未配線領域を最小にして
、結果としてチップサイズを小さくでき、レイアウト設
計工数、期間を短縮できる。
向配線領域として用いるので、チップ中央部の縦方向配
線領域が確保され、論理実装率が１００％未満のマスタ
スライスＬＳＩの自動組付時の未配線領域を最小にして
、結果としてチップサイズを小さくでき、レイアウト設
計工数、期間を短縮できる。
なお、チップサイズの大きさに依存するが１チツプ領域
内の特定領域に限定し、該セル未配置領域８を設定して
も効果がある。
内の特定領域に限定し、該セル未配置領域８を設定して
も効果がある。
発明の詳細
な説明した如く、本発明に係るマスタスライスＬＳＩは
チップ中央部の回路素子列上にセル未配置領域を設けて
、この領域を縦方向配線領域とするので、ＬＳＩチップ
中央部の未配線本数を少くすることができる効果を有す
る。
チップ中央部の回路素子列上にセル未配置領域を設けて
、この領域を縦方向配線領域とするので、ＬＳＩチップ
中央部の未配線本数を少くすることができる効果を有す
る。
第１図は従来のマスタスライスＬＳＩ）ｌ示すレイアウ
ト図、第２図は本発明に係るマスタスライスＬＳＩのレ
イアウト図、第５図はセル未配置領域を設けるためのセ
ル接続関係図、第４図はセル未配置領域を設けたＬＳＩ
チップの概略図である。 １・・・ＬＳＩチップ、 ２・・・回路素子列、 ３・・・セル、 ５・・・横方向配線、 ６・・・縦方向配線、 ８・・・セル未配置領域、 ９・・・直線。 ｉ／ 図 ／１−２ 図 十 ３ 図 １′−４−図
ト図、第２図は本発明に係るマスタスライスＬＳＩのレ
イアウト図、第５図はセル未配置領域を設けるためのセ
ル接続関係図、第４図はセル未配置領域を設けたＬＳＩ
チップの概略図である。 １・・・ＬＳＩチップ、 ２・・・回路素子列、 ３・・・セル、 ５・・・横方向配線、 ６・・・縦方向配線、 ８・・・セル未配置領域、 ９・・・直線。 ｉ／ 図 ／１−２ 図 十 ３ 図 １′−４−図
Claims (1)
- ＬＳＩチッチ内に多数の回路素子が複数列形成され、こ
れらの回路素子上へ論理基本要素となるセルを配置して
相互に接続することにより論理回路Ｙ構成するマスタス
ライスＬＳＩにおいて、チップ中央部の回路素子列上に
セル未配置の領域を設け、異なる回路素子列上のセル間
を相互に接続する配ｓｉｖ前記セル未配置の回路素子列
上に設けることを特徴としたマスタスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7992182A JPS58197747A (ja) | 1982-05-14 | 1982-05-14 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7992182A JPS58197747A (ja) | 1982-05-14 | 1982-05-14 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197747A true JPS58197747A (ja) | 1983-11-17 |
Family
ID=13703757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7992182A Pending JPS58197747A (ja) | 1982-05-14 | 1982-05-14 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197747A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6377133A (ja) * | 1986-09-19 | 1988-04-07 | Fujitsu Ltd | 半導体装置 |
| US4771327A (en) * | 1986-06-19 | 1988-09-13 | Nec Corporation | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
| US4831433A (en) * | 1984-07-31 | 1989-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US4864381A (en) * | 1986-06-23 | 1989-09-05 | Harris Corporation | Hierarchical variable die size gate array architecture |
| JPH01232743A (ja) * | 1988-03-14 | 1989-09-18 | Fujitsu Ltd | チャネル配線方法 |
| US4978633A (en) * | 1989-08-22 | 1990-12-18 | Harris Corporation | Hierarchical variable die size gate array architecture |
| US5117277A (en) * | 1989-01-27 | 1992-05-26 | Hitachi, Ltd. | Semiconductor integrated circuit device with improved connection pattern of signal wirings |
| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
-
1982
- 1982-05-14 JP JP7992182A patent/JPS58197747A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831433A (en) * | 1984-07-31 | 1989-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
| US6100550A (en) * | 1994-12-09 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Circuit cell based semiconductor integrated circuit device and method of arrangement-interconnection therefor |
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