JPS6030151A - 集積回路の配線設計法 - Google Patents
集積回路の配線設計法Info
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- JPS6030151A JPS6030151A JP13798483A JP13798483A JPS6030151A JP S6030151 A JPS6030151 A JP S6030151A JP 13798483 A JP13798483 A JP 13798483A JP 13798483 A JP13798483 A JP 13798483A JP S6030151 A JPS6030151 A JP S6030151A
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- JP
- Japan
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- wiring
- functional
- wirings
- cell
- functional cells
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の配線設計法、特に大規模なマスター
スライス屋の集積回路の配線設計法に関する。
スライス屋の集積回路の配線設計法に関する。
従来、集積回路の配線設計、特にマスタースライス屋の
大規穣集積回路の配線設計においては、機能セール相互
間の結線は、ナツプの部分または全１域にわたり各配線
層ごとに配線許容間隔を満すピ、チで仮想的な格子を設
定し、その格子上に配線パターンを置いて実現される。
大規穣集積回路の配線設計においては、機能セール相互
間の結線は、ナツプの部分または全１域にわたり各配線
層ごとに配線許容間隔を満すピ、チで仮想的な格子を設
定し、その格子上に配線パターンを置いて実現される。
また、縦方向配線と横方向配線は原則として異なる配線
層で、即ち一般にはセル列に平行な方向を下層金属配線
で、垂直な方向を上層金属配線で実現する。
層で、即ち一般にはセル列に平行な方向を下層金属配線
で、垂直な方向を上層金属配線で実現する。
第１図は従来の集積回路の配線方法を説明するための半
導体基板の模式的平面図である。
導体基板の模式的平面図である。
半導体基板ｌには機能セル５が複数個差べられたセル列
２が複数個、縦に形成されている０セル列２に対して水
平な格子３と垂直な格子４とを仮想的に設定し、セル列
２に水平な格子３上に下層金属配線パターン、垂直な格
子４上に上層金属配線パターンを置く。
２が複数個、縦に形成されている０セル列２に対して水
平な格子３と垂直な格子４とを仮想的に設定し、セル列
２に水平な格子３上に下層金属配線パターン、垂直な格
子４上に上層金属配線パターンを置く。
この方法で実現するのに有効な配線法として、チャネル
配線法という計算機処理による配線法が用いられる。チ
ャネル配線法の詳細は、橋本、他「大アパーチャ内での
チャンネル割当最適化による配線」、グロシーディング
・オプ・エイトウス・デザイン・オートメーションＱワ
ークシ□ツブ（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ８ ｔｈ
Ｄｅｓｉｇｎ ＡｕｔｏｍａｔｉｏｎＷｏｒｋｓｈｏ
ｐ ） 、 １９７１年、１５５〜１６９頁に記載され
ている。
配線法という計算機処理による配線法が用いられる。チ
ャネル配線法の詳細は、橋本、他「大アパーチャ内での
チャンネル割当最適化による配線」、グロシーディング
・オプ・エイトウス・デザイン・オートメーションＱワ
ークシ□ツブ（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ８ ｔｈ
Ｄｅｓｉｇｎ ＡｕｔｏｍａｔｉｏｎＷｏｒｋｓｈｏ
ｐ ） 、 １９７１年、１５５〜１６９頁に記載され
ている。
第２図は第１図に示す機能セルの模式的平面図である。
素子領域５の内部に拡散層又は多結晶シリコン層上の信
号入出力位置（以下、端子と呼ぶ）６が位置する。機能
セル間の配線は、これら端子間を前述した格子上の金属
配線パターンで結線することにより実現されるが、拡散
層或いは多結晶シリコン層と下層金属配線層の層間コン
タクト（以下、単にコンタクトと呼ぶ）と金属配線層間
のスルーホール（以下、単にスルーホールと呼ぶ）を同
一格子点に置くことは禁止されていることが多い。
号入出力位置（以下、端子と呼ぶ）６が位置する。機能
セル間の配線は、これら端子間を前述した格子上の金属
配線パターンで結線することにより実現されるが、拡散
層或いは多結晶シリコン層と下層金属配線層の層間コン
タクト（以下、単にコンタクトと呼ぶ）と金属配線層間
のスルーホール（以下、単にスルーホールと呼ぶ）を同
一格子点に置くことは禁止されていることが多い。
この場合には、上層金属配線による垂直方向の配線を端
子の位置する格子点で引出すことができない。さらに、
端子の位置する電源線から数格子のセル領域内には、特
に下層配線層は、機能セル内の論理を実現するための配
線に使用されていることがあり、水平方向へ下層金属配
線層で配線を引出すことも容易でないことがある０即ち
、これらの端子間を結線するためには、下層金属配線層
で垂直方向の配線を用いるなどの考慮が必要となるので
、これらの端子を対象として機能セル間の計算機処理に
よる配線を行うことは配線処理を複雑なものとし、特に
大規模な集積回路を扱９場合にはこの処理に要する計算
時間は極めて長くなるという欠点がある。
子の位置する格子点で引出すことができない。さらに、
端子の位置する電源線から数格子のセル領域内には、特
に下層配線層は、機能セル内の論理を実現するための配
線に使用されていることがあり、水平方向へ下層金属配
線層で配線を引出すことも容易でないことがある０即ち
、これらの端子間を結線するためには、下層金属配線層
で垂直方向の配線を用いるなどの考慮が必要となるので
、これらの端子を対象として機能セル間の計算機処理に
よる配線を行うことは配線処理を複雑なものとし、特に
大規模な集積回路を扱９場合にはこの処理に要する計算
時間は極めて長くなるという欠点がある。
本発明の目的は、上記欠点を除去し、機能セル相互間の
配線設計が容易になる集積回路の配線設計法を提供する
ことにある。
配線設計が容易になる集積回路の配線設計法を提供する
ことにある。
本発明の集積回路の配線設計法は、機能セルが形成され
ている半導体基板表面に水平及び垂直方向に格子を想定
し、前記機能セルの信号入出力位置間に前記格子に合わ
せて多層配線パターンの配置を電子計算機の処理によっ
て決定し所望の論理機能を有する猜積回路を実現せしめ
る集積回路の配線設計法において、前記機能セルを構成
する素子の領域を囲む仮想的セル領域を定め、前記水平
方向格子と垂直方向格子との交点である格子点のうち前
記仮想的セル領域の境界線上に位置する格子点を仮端子
と定め、前記機能セルの信号入出力位置から前記仮端子
までの配線パターンをコンタクトと下層金属配線層を用
いて形成し、かつ前記仮端子間の配線を前記機能セルの
列に水平方向に下層金属配線、垂直方向に上層金属配線
する多層配線パターンで実現することを特徴として構成
される。
ている半導体基板表面に水平及び垂直方向に格子を想定
し、前記機能セルの信号入出力位置間に前記格子に合わ
せて多層配線パターンの配置を電子計算機の処理によっ
て決定し所望の論理機能を有する猜積回路を実現せしめ
る集積回路の配線設計法において、前記機能セルを構成
する素子の領域を囲む仮想的セル領域を定め、前記水平
方向格子と垂直方向格子との交点である格子点のうち前
記仮想的セル領域の境界線上に位置する格子点を仮端子
と定め、前記機能セルの信号入出力位置から前記仮端子
までの配線パターンをコンタクトと下層金属配線層を用
いて形成し、かつ前記仮端子間の配線を前記機能セルの
列に水平方向に下層金属配線、垂直方向に上層金属配線
する多層配線パターンで実現することを特徴として構成
される。
次に、本発明の実施例について図面を用いて説明する。
第３図は本発明の一実施例により作成した機能セルの配
線設計図である。
線設計図である。
機能セルのセル領域の境界線９を定め、機能セ／Ｉ／′
（！−構成する素子の拡散層あるいは多結晶シリコン層
上の信号入出力位置である端子６がら境界線９上の格子
点（以下、これを仮端子と呼ぶ）までの配線パターン１
１とコンタク）１２とを決定する。これにより機能セル
間の計算機処理による配線の対象となる点は境界線上の
格子点（仮端子）となるので、この仮端子上にスルーホ
ールを設置する。第３図には二つの機能セル領域の例を
示し、境界線９，９′で示す。この境界、ｆＡ９．９’
にそれぞれスルーポール１３．１３’を設ＲＴ、”、。
（！−構成する素子の拡散層あるいは多結晶シリコン層
上の信号入出力位置である端子６がら境界線９上の格子
点（以下、これを仮端子と呼ぶ）までの配線パターン１
１とコンタク）１２とを決定する。これにより機能セル
間の計算機処理による配線の対象となる点は境界線上の
格子点（仮端子）となるので、この仮端子上にスルーホ
ールを設置する。第３図には二つの機能セル領域の例を
示し、境界線９，９′で示す。この境界、ｆＡ９．９’
にそれぞれスルーポール１３．１３’を設ＲＴ、”、。
スルーホール１３．１３”からセル列に暴直な方向に上
層金属配線１４を引出し、セル列に水平な方向にＦ層金
属配線１５を引出す。上層金属配ａ１４と下層金属配線
１５とを接続する必要があるときｕスルーポール・１３
“を設ける。このように【７て配線を設計することがで
きる。
層金属配線１４を引出し、セル列に水平な方向にＦ層金
属配線１５を引出す。上層金属配ａ１４と下層金属配線
１５とを接続する必要があるときｕスルーポール・１３
“を設ける。このように【７て配線を設計することがで
きる。
また、仮端子がセル領域の電源ａ７，８に平行な境界線
上に横一列に並んでいることにより、１セル列間内では
１垂直方向格子上に位置する仮端子はたかだか２つであ
り、かつそれらはセル領域の境界線９に挾まれた配線領
域の上、下辺にのみ位置するので、仮端子から引出され
た等電位の垂直方向（上層）配線パターン群を１本の水
平方向（下層）配線パターンで結ぶことを基本とするチ
ャネル配線法を容易に適用でき、高速な計算機処理によ
る配線が可能である。
上に横一列に並んでいることにより、１セル列間内では
１垂直方向格子上に位置する仮端子はたかだか２つであ
り、かつそれらはセル領域の境界線９に挾まれた配線領
域の上、下辺にのみ位置するので、仮端子から引出され
た等電位の垂直方向（上層）配線パターン群を１本の水
平方向（下層）配線パターンで結ぶことを基本とするチ
ャネル配線法を容易に適用でき、高速な計算機処理によ
る配線が可能である。
以上詳細に説明したように、本発明は、機能セルを構成
する素子の領域を囲む仮想的セル領域を定め、機能セル
の端子からセル領域の境界までの配線パターンを予め決
定しておき、境界線上に位置する格子点を仮端子とし、
この仮端子間の配線を水平及び垂直方向に多層配線パタ
ーンで実現するようにしたので機能セル相互間の配線設
計が容易になるという効果を有する。
する素子の領域を囲む仮想的セル領域を定め、機能セル
の端子からセル領域の境界までの配線パターンを予め決
定しておき、境界線上に位置する格子点を仮端子とし、
この仮端子間の配線を水平及び垂直方向に多層配線パタ
ーンで実現するようにしたので機能セル相互間の配線設
計が容易になるという効果を有する。
第１図は従来の集積回路の配線方法を説明するための半
導体基板の模式的平面図、第２図は第１図に示す機能セ
ルの模式的平面図、第３図は本発明の一実施例にエリ作
成した機能セルの配線設計図である。 １・・・・・・半導体基板、２・・・・・・セル列、３
・・・中水平方同格子、４・・・・・・垂直方向格子、
５・・・・・・素子領域、６・・・・・・信号入出力位
置（端子）、７・旧・・上位電源線、訃・・・・・下位
電源線、９−・・−・セル領域境界線、１０・・・・・
・仮端子、１１・・・・・・配線パターン、１２・・・
・・・コンタクト、１３・・・用スルーホール、１４・
旧・・上層金属配線パターン、１５・・・・・・下層金
属配勝パターン。
導体基板の模式的平面図、第２図は第１図に示す機能セ
ルの模式的平面図、第３図は本発明の一実施例にエリ作
成した機能セルの配線設計図である。 １・・・・・・半導体基板、２・・・・・・セル列、３
・・・中水平方同格子、４・・・・・・垂直方向格子、
５・・・・・・素子領域、６・・・・・・信号入出力位
置（端子）、７・旧・・上位電源線、訃・・・・・下位
電源線、９−・・−・セル領域境界線、１０・・・・・
・仮端子、１１・・・・・・配線パターン、１２・・・
・・・コンタクト、１３・・・用スルーホール、１４・
旧・・上層金属配線パターン、１５・・・・・・下層金
属配勝パターン。
Claims (1)
- 機能セルが形成されている半導体基板表面に水平及び垂
直方向に格子を想定し、前記機能セルの信号入出力位置
間に前記格子に合わせて多層配線パターンの配置を電子
計算機の処理によりて決定し所望の論理機能を有する集
積回路を実現せしめる集積回路の配線設計法において、
前記機能セルを構成する素子の領域を囲む仮想的セル領
域を定め、前記水平方向格子と垂直方向格子との交点で
おる格子点のうち前記仮想的セル領域の境界線上に位置
する格子点を仮端子と定め、前記機能セルの信号入出力
位置から前記仮端子までの配線パターンをコンタクトと
下層金属配線層を用いて形成し、かつ前記仮端子間の配
線を前記機能セルの列に水平方向に下層金属配線、垂直
方向に上層金属配線する多層配線パターンで実現するこ
とを特徴とする集積回路の配線設計法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13798483A JPS6030151A (ja) | 1983-07-28 | 1983-07-28 | 集積回路の配線設計法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13798483A JPS6030151A (ja) | 1983-07-28 | 1983-07-28 | 集積回路の配線設計法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030151A true JPS6030151A (ja) | 1985-02-15 |
Family
ID=15211334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13798483A Pending JPS6030151A (ja) | 1983-07-28 | 1983-07-28 | 集積回路の配線設計法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694885A (en) * | 1979-12-27 | 1981-07-31 | Matsushita Electronics Corp | Charge transfer method |
| JPH09153547A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体装置の配置方法 |
| US6360354B1 (en) | 1997-11-04 | 2002-03-19 | Nec Corporation | Automatic arrangement of wiring patterns in semiconductor device |
-
1983
- 1983-07-28 JP JP13798483A patent/JPS6030151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694885A (en) * | 1979-12-27 | 1981-07-31 | Matsushita Electronics Corp | Charge transfer method |
| JPH09153547A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体装置の配置方法 |
| US6360354B1 (en) | 1997-11-04 | 2002-03-19 | Nec Corporation | Automatic arrangement of wiring patterns in semiconductor device |
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