JPS6355783B2 - - Google Patents
Info
- Publication number
- JPS6355783B2 JPS6355783B2 JP56096253A JP9625381A JPS6355783B2 JP S6355783 B2 JPS6355783 B2 JP S6355783B2 JP 56096253 A JP56096253 A JP 56096253A JP 9625381 A JP9625381 A JP 9625381A JP S6355783 B2 JPS6355783 B2 JP S6355783B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- grid
- type
- width
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Description
【発明の詳細な説明】
本発明は集積回路の装置に係り、特に大規模な
マスタースライス型集積回路の配線構造に関する
ものである。
マスタースライス型集積回路の配線構造に関する
ものである。
マスタースライス型のLSIにおいては、機能セ
ル（又はブロツクと呼ばれ、一定の論理機能を実
現するように、トランジスター、抵抗等の素子を
結線したもの）相互間を結線するには、チツプの
部分又は全域にわたり各配線層ごとに仮想的な配
線格子を設定した上で、その格子にのせた配線型
を連ねる事によつて実現している。各配線層ごと
に設定される配線格子は、配線材料及び回路の標
準の電流等から決まる配線型の巾にあわせた許容
間隔を満たすピツチで刻まれる。電源配線等のチ
ツプに共通な配線以外の信号用配線は、設定され
た１格子分を占める標準巾の配線型を以つて構成
される。
ル（又はブロツクと呼ばれ、一定の論理機能を実
現するように、トランジスター、抵抗等の素子を
結線したもの）相互間を結線するには、チツプの
部分又は全域にわたり各配線層ごとに仮想的な配
線格子を設定した上で、その格子にのせた配線型
を連ねる事によつて実現している。各配線層ごと
に設定される配線格子は、配線材料及び回路の標
準の電流等から決まる配線型の巾にあわせた許容
間隔を満たすピツチで刻まれる。電源配線等のチ
ツプに共通な配線以外の信号用配線は、設定され
た１格子分を占める標準巾の配線型を以つて構成
される。
例えば、第１図において水平方向に10乃至13、
垂直方向に14乃至18の如くに設けた配線格子系に
あわせて、配線型２０乃至２２が置かれている。
配線型２０は、格子１０，１４の交点と格子１
０，１７の交点を結ぶものである（以下直交する
格子の交点を格子点と呼ぶ）。
垂直方向に14乃至18の如くに設けた配線格子系に
あわせて、配線型２０乃至２２が置かれている。
配線型２０は、格子１０，１４の交点と格子１
０，１７の交点を結ぶものである（以下直交する
格子の交点を格子点と呼ぶ）。
このような配線格子の設定と格子にのせた配線
型の使用は、チツプの配線設計を計算機の自動処
理で行なう時によく用いられる。
型の使用は、チツプの配線設計を計算機の自動処
理で行なう時によく用いられる。
しかし、ワイヤード（布線）論理を実現するた
めに複数の機能セルの出力位置（ソース）同志を
結線する場合では、導通する電流値が信号配線を
流れる標準値の２倍以上となり、標準の配線型の
巾では電位降下が増大し、回路の動作に支障をき
たす事になる。これを避けるためには、配線型の
巾の標準の２倍以上太くすればよいが格子間隔が
該当配線層の配線許容間隔から決められているの
で、標準の巾より太い配線型を所望する格子に置
けるかどうかはその隣接格子上の配線型の有無に
左右される。加えて、一つの配線層に対して異な
る配線巾の配線型を扱う事になり、自動処理に煩
雑さを生じる。
めに複数の機能セルの出力位置（ソース）同志を
結線する場合では、導通する電流値が信号配線を
流れる標準値の２倍以上となり、標準の配線型の
巾では電位降下が増大し、回路の動作に支障をき
たす事になる。これを避けるためには、配線型の
巾の標準の２倍以上太くすればよいが格子間隔が
該当配線層の配線許容間隔から決められているの
で、標準の巾より太い配線型を所望する格子に置
けるかどうかはその隣接格子上の配線型の有無に
左右される。加えて、一つの配線層に対して異な
る配線巾の配線型を扱う事になり、自動処理に煩
雑さを生じる。
また、設定する格子間隔をあらかじめワイヤー
ド論理配線に必要な太い配線巾にあわせた広いピ
ツチに設定すれば該当する太い配線型を任意の格
子にのせる事ができるが、これは設定できるチツ
プの配線格子の数を少なくする事になり得策では
ない。
ド論理配線に必要な太い配線巾にあわせた広いピ
ツチに設定すれば該当する太い配線型を任意の格
子にのせる事ができるが、これは設定できるチツ
プの配線格子の数を少なくする事になり得策では
ない。
本発明は上述した従来の欠点を除いた、自動処
理に適した配線型を有する集積回路装置を提供す
るものである。
理に適した配線型を有する集積回路装置を提供す
るものである。
本発明の特徴は、チツプ上に仮想的に設定した
配線格子にあわせて機能セル間を配線した集積回
路において、少なくともその配線の一部に隣接す
る前記配線格子上のそれぞれにおいた配線型の両
端をつないだ中抜き型の配線形状を有する集積回
路装置にある。すなわち、標準の配線巾より太い
配線巾を必要とする場合には、一格子分を占める
標準の配線型に加えて、隣接する平行格子上にも
同型の配線型を置いて、かつ両方の端を同一巾の
配線型で連結した中抜き型の配線型を用いる集積
回路装置にある。
配線格子にあわせて機能セル間を配線した集積回
路において、少なくともその配線の一部に隣接す
る前記配線格子上のそれぞれにおいた配線型の両
端をつないだ中抜き型の配線形状を有する集積回
路装置にある。すなわち、標準の配線巾より太い
配線巾を必要とする場合には、一格子分を占める
標準の配線型に加えて、隣接する平行格子上にも
同型の配線型を置いて、かつ両方の端を同一巾の
配線型で連結した中抜き型の配線型を用いる集積
回路装置にある。
本発明によれば、隣接平行な２つの格子を周回
とした形となる。この配線型においては両端の配
線抵抗は一格子分の配線型と比べて1/2となり、
２倍の巾をもつ配線型と同じ効果をもたらす事に
なるので、同一配線手法を用いて異なつた電流容
量の配線が実現できるので、設計の容易な集積回
路装置が実現できる。
とした形となる。この配線型においては両端の配
線抵抗は一格子分の配線型と比べて1/2となり、
２倍の巾をもつ配線型と同じ効果をもたらす事に
なるので、同一配線手法を用いて異なつた電流容
量の配線が実現できるので、設計の容易な集積回
路装置が実現できる。
また、２倍よりさらに太い巾を必要とする時は
連続した３格子以上を用いて上述の方法と同様に
して、多数の配線による配線型を形成すればよ
い。
連続した３格子以上を用いて上述の方法と同様に
して、多数の配線による配線型を形成すればよ
い。
以下、図面を用いて本発明の実施例を説明す
る。第２図において、水平、垂直方向に設定され
た配線格子１０乃至１７において、格子点３０，
３１を結線するのに太い巾の配線型を必要とする
場合には、格子１１，１２に標準巾の配線型を置
いて、その両端、すなわち、格子点３０と３３、
格子点３１と３２を同一巾の配線型でつなぎ、結
果として格子点３０乃至３３を周回する中抜き型
の配線型を構成する。一般には、前述の配線型を
幾つか連ねる事によつて機能セル間を結線する。
第３図は２つの配線層を使つて配線する場合の本
発明の応用実施例である。第１層、第２層で本発
明による配線型４０，４１を形成し、それらをス
ルーホール４２乃至４５を以つて接続する。
る。第２図において、水平、垂直方向に設定され
た配線格子１０乃至１７において、格子点３０，
３１を結線するのに太い巾の配線型を必要とする
場合には、格子１１，１２に標準巾の配線型を置
いて、その両端、すなわち、格子点３０と３３、
格子点３１と３２を同一巾の配線型でつなぎ、結
果として格子点３０乃至３３を周回する中抜き型
の配線型を構成する。一般には、前述の配線型を
幾つか連ねる事によつて機能セル間を結線する。
第３図は２つの配線層を使つて配線する場合の本
発明の応用実施例である。第１層、第２層で本発
明による配線型４０，４１を形成し、それらをス
ルーホール４２乃至４５を以つて接続する。
以上のように、本発明においては１つの配線層
につき、１種類の巾の配線型を以つて信号系の配
線を行なう事ができる。また配線型が配線格子に
のせて置けるので、配線許容間隔の考慮が簡便に
なり、自動処理に適した構造となる。
につき、１種類の巾の配線型を以つて信号系の配
線を行なう事ができる。また配線型が配線格子に
のせて置けるので、配線許容間隔の考慮が簡便に
なり、自動処理に適した構造となる。
第１図は仮想的に設定した配線格子と標準巾の
配線型を連結した構成図、第２図は本発明の集積
回路装置の実施例による基本的配線型の構成図、
第３図は２層配線を有する本発明の他の実施例の
配線型の構成図、である。 なお、図において、１０乃至１８……仮想的な
配線格子、２０乃至２２，３４，４１，４２……
配線型、３０乃至３３……格子点、４２乃至４５
……スルーホール、である。
配線型を連結した構成図、第２図は本発明の集積
回路装置の実施例による基本的配線型の構成図、
第３図は２層配線を有する本発明の他の実施例の
配線型の構成図、である。 なお、図において、１０乃至１８……仮想的な
配線格子、２０乃至２２，３４，４１，４２……
配線型、３０乃至３３……格子点、４２乃至４５
……スルーホール、である。
Claims (1)
- １ チツプ上に仮想的に設定した配線格子にあわ
せて機能セル間を配線した集積回路装置におい
て、少なくとも該配線の一部に、同一平面の配線
層において隣接する前記配線格子上のそれぞれに
おいた配線型の両端をつないだ中抜き型の配線形
状を有する事を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9625381A JPS57211249A (en) | 1981-06-22 | 1981-06-22 | Integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9625381A JPS57211249A (en) | 1981-06-22 | 1981-06-22 | Integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211249A JPS57211249A (en) | 1982-12-25 |
| JPS6355783B2 true JPS6355783B2 (ja) | 1988-11-04 |
Family
ID=14160039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9625381A Granted JPS57211249A (en) | 1981-06-22 | 1981-06-22 | Integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211249A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860561A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP4602112B2 (ja) * | 2005-02-17 | 2010-12-22 | 株式会社東芝 | 半導体集積回路の製造方法及び半導体集積回路 |
| JP2007335850A (ja) * | 2006-05-16 | 2007-12-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路、半導体集積回路の配線パターン設計方法および配線パターン設計装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-06-22 JP JP9625381A patent/JPS57211249A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211249A (en) | 1982-12-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2668981B2 (ja) | 半導体集積回路 | |
| JPH05102305A (ja) | 半導体集積回路の自動レイアウト方法 | |
| JPS6330784B2 (ja) | ||
| JPH077825B2 (ja) | ゲートアレイの製造方法 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPS6355783B2 (ja) | ||
| EP0021661A1 (en) | Semiconductor master-slice device | |
| JPH0348669B2 (ja) | ||
| JPS63275141A (ja) | 個性化可能な半導体チップ | |
| JPS60144956A (ja) | 半導体装置の製造方法 | |
| CA1238986A (en) | Integrated circuit chip manufacture | |
| JPS6256662B2 (ja) | ||
| JPS6052040A (ja) | 半導体集積回路 | |
| JPS6231501B2 (ja) | ||
| JPH02140952A (ja) | 集積回路の電源配線方法 | |
| JP3647642B2 (ja) | 半導体集積回路の電源回路及び電源配線方法並びに電源配線手順を実行するプログラムを記録した記録媒体 | |
| JPS6030151A (ja) | 集積回路の配線設計法 | |
| JPS60121756A (ja) | 半導体集積回路装置 | |
| JPH0475665B2 (ja) | ||
| JPS5826540Y2 (ja) | プリント板パタ−ン | |
| JPS6247149A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63151048A (ja) | 半導体集積回路 | |
| JPS5858809B2 (ja) | 半導体装置の製造方法 | |
| JP2956271B2 (ja) | 集積回路設計方法 | |
| JPS61283143A (ja) | 半導体集積回路 |