JPS5858809B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、とくに大規模集積回路（ＬＳＩ）
の製造方法に関するものである。

半導体チップ上に多数のダイオード、トランジスタ等の
半導体素子上たはこれらを組合わせた論理ゲートを形成
した大規模集積回路（ＬＳＩ）の配線パターンは、前記
半導体チップ上の各種半導体素子上に形成されるが、配
線パターンは各種の回路毎に異なるのが普通であり、多
層配線を行なうものでは各層の配線パターンはそれぞれ
の回路に固有のものとなっている。

従ってその製造過程において、非常に多数のマスクが必
要とされ、しかも高精度が要求されるからこれらのマス
クの製造価格に与える影響も非常に大きい。

そこで配線パターンを各種回路に共通に用いられるもの
を標準化し固有な配線パターンはなるべく用いないよう
にすることが望昔しい。

本発明の目的は半導体素子上の多層の配線パターンを極
力標準化してかつ所望の回路接続を得るようにした半導
体装置の製造方法を提供することである。

前記目的を達成するため、本発明の半導体装置の製造方
法は半導体チップ上に各種半導体素子上よびこれらを組
合わせた論理ゲートを形成し、該素子上に絶縁層を介し
て互いに平行な複数個の構成から成る一様なパターンの
標準化された下層配線パターンを形成し、次いで、該下
層配線パターン上に所定間隔で複数個のバイアを形成す
るとともに該複数個のバイア部分を除く前記下層配線パ
ターン上に絶縁層を形成し、次いで、前記下層配線パタ
ーンと直角方向で互いに平行な二つの配線部分と該二つ
の配線部分間を連結する短い配線部分とから成る標準化
された上層配線パターンを前記短い配線部分と前記バイ
アとが一対一で接続されるように所定間隔毎に複数個形
成し１次いで。

前記上層配線パターンの直角方向の配線部分及び前記平
行な配線部分を所望の回路に適合するように選択的に切
断することを特徴とするものである。

り千木発明を実施例につき詳述する。

第１図は本発明の基本構成の説明図である。

すなわち１を上層の縦方向の線分とし、２を下層の横方
向線分とする。

その各々の線分は３で示されるバイア（Ｖｉａ）Ｋよっ
て固定的に接続されている。

こＸで上層の縦方向線分１が切断の対象となる線分であ
る。

第２図は第１図を上方向から見た図面である。

同図中の１’、 ２’、 ３’、 ４’、 ５’はそれ
ぞれ第１図１゜２．３，４．５Ｖｃ対応する。

なお、線分２は表面層の配線パターンの一構成要素であ
り、このような線分２（配線部分）が互いに平行に複数
個配列されて一様なパターンの下層配線パターンが形成
される。

筐た。ａ分１．線分４とで上層配線パターンが形成され
る。

即ち、上層パターンは、下層配線パターンと直角方向で
互いに平行な二つの配線部分１と該二つの配線部分間を
連結する短い配線部分４とから成る標準化されたパター
ンである。

そして、下層配線パターンと上層配線パターンとは、短
い配線部分４と前記バイア３とが一対一で接続されるよ
うに配線部分４及びバイア３を介して相互に接続される
。

第３図は第２図の簡略図であり、第２図の１′。

２’、 ３’、 ４’が第３図の１“、２“、３“、４
“に対応する。

すなわち実線で示す縦方向線分１“と破線で示す横方向
線分２“は異なる層にある導体を示し、横方向線分２“
に接続した黒点からの２分岐線は異なる層ＶＣある導体
が固定的に接続されていることを示す。

すなわち縦方向線分および黒点２分岐線の八字形状は共
に表面層にあり本発明の要旨である後述する切断の対象
となるものである。

切断の印として分岐ＩＫカットマークを付するものとす
る。

捷た縦方向線分の切断を示すには、その切断箇所に逆三
角印を付することとする。

たとえば第４図において、横方向線分６，７と縦方向線
分８の交差点において黒点９，１００１本を除く分岐線
に図示のようなカットマークが付され。

縦方向線分８の下部に逆三角印が付された場合には、縦
方向線分と横方向線分６との接続が断たれていることを
、また縦方線分８と横方向線分７とは接続されているこ
とを示している。

また逆三角印１１が付されている下線外（蛇行線分）１
２は冗長線分を示しておりその上で切断されたことを示
している。

第５図は本発明の実施例につき、上述の表示で第６図の
ＬＳＩの配線パターンを実現する構成を示す。

すなわち第６図において、ＮＡＮＤゲートＡ２１および
Ｂ２２にそれぞれ入力の、■および■、■を入れ、出力
■、■をＮＡＮＤゲートＣ２，ｌ：入力し、出力■と入
力■をＮＡＮＤゲー）Ｄ２４に入力し、その出力■を取
出したものである。

第５図においては、ＮＡＮＤゲートＡ、Ｂ、Ｃ。

Ｄの入力、出力を横分向の破線で示し、入力■。

■、■、■、■、出力■、■、■、■を縦方向の実線で
示し、これらの交差点の接続、切断を上述の方法により
行なうことにより第５図が第６図の配線パターンを示す
ことになる。

このような機能を有する回路を実現するためには、第１
図〜第４図に説明した原理に従い、捷ず半導体素子上に
絶縁層を介して下層として破線の配線パターン１４を通
常のマスクを用いた蒸着により形成する。

この配線パターン１４は、互いに平行な複数個の配線か
らなる一様なパターンの標準化された配線パターンであ
る。

次に中層として配線パターン１４上に所定間隔毎に黒点
の複数個のバイア１５を形成するとともに複数個のバイ
ア１５の部分を除く前記配線パターン１４上に絶縁層を
形成し、さらに下層の配線パターン１４と直角方向で互
いに平行な二つの配線部分と該二つの配線部分間を連結
する短い配線部分とから威る標線化された上層の配線パ
ターン１６を前記短い配線部分と前記バイア１５とが一
対一で接続されるように所定間隔毎に複数個形成する。

さらに表面層に下層と同様に実線の配線パターン１６を
形成する。

′これらの下層耘よび表面層の配線パターンはその間を
接続するバイアのパターンを含めて各種のＬＳＩ回路に
共通に用いられる標準化された配線パターンを使用し１
表面層の配線パターンのみに＃Ｊ述の切断法を適用して
特定のパターンに変換することにより所望の回路を実現
しうるものである。

また第５図において、破線枠内のＮＡＮＤゲートは説明
を分り易くするためにそこに図示したが、ＬＳＩの製造
に当っては電気的な関係が保たれている限りどの層にあ
ってもよい。

一般に表面層に任意の回路を得るために１表面層のパタ
ーンを変えることなしに所望の回路を実現するには標準
化された配線パターンを形成した後前記カットマークお
よび逆三角印の箇所を光線等を用いて切断すればよい。

り下この切断方法について述べると、あらかじめ、後述
する冗長配線数が少ない所望の回路が構成できるように
切断箇所をプログラムする。

次にその箇所を切断するためにたとえば （１） その箇所に光線たとえばレーザ光線等を当て
て切断する。

（２） 切断用のマスクを用いて通常のレジストおよ
びエツチング工程で行なう。

等により容易に実施することができる。

このようにして使用する配線パターンをすべて標準化さ
れた配線パターンで形成できるからそれらに使用するマ
スクは各種の回路に共通することができる。

次に下層の標準化された配線パターンにおける冗長線分
の処理について説明する。

第５図では第６図の回路を実現しているが、下層の横方
向線分すなわち破線で示す標準化された配線パターン１
４に関しては回路を実現する場合当然のことながら冗長
線分が付加されている。

さらに大きなＬＳＩ回路を実現するには冗長線分もかな
り多くなり、これは回路の動作速度を遅くする原因とな
る。

普た同図においては横方向線分の１本は１信号のために
しか使用できないので、これを考慮した配線用パターン
が第７図と第８図に示される。

第７図ａＫは１表面層の縦方向線分３３および下層の横
方向線分３１を適当な長さにした配線パターンの単位パ
ターンを示している。

同図すは同図ａを矢印方向から見た部分図を示し下層の
線分３１と表面層の線分３３の間をバイア３２により固
定的に接続している。

この第７図ａの全体の配線パターン３０を第８図ａＫ略
示したブロック３０として表わし、これを同図ｂｌ／ｉ
：示すように市松模様状につなぎ合わせることによって
全体としての配線パターンとする。

すなわち隣接するブロックの同一方向の配線パターンを
上下に絶縁層を介して一部ラップさせて形成し、この一
部ラップさせた上層の部分で表首層の配線パターンを接
続し不要な単位パターンを除去することができる。

な訃ここで表面層の記録パターンは所望のＬＳＩ回路に
より異なるので、全体として配線パターンは必要な単位
パターンの集合により構成されることになる。

このように単位パターンを用いることによって下層の線
分に関しては冗長配線線分を減少させることができる。

第９図ａ、ｂＫ示す配線パターンは、一様に長い線分３
３．３３’より成り、下層の横方向線分は適当な長さの
線分３１．．３１２より成り間隙３４で分離され、その
線分３１．．３１２同士の接続は表面層の線分３３′の
接続部３５で行なわれる。

なおここで表面層の縦方向線分は所望のＬＳＩ回路によ
り異なるので、第８図ａの表面層の線分の部分集合で構
成されることにより、下層の横方向線分が不必要ならば
接続部３５で切断され、冗長配線線分を除去することが
できる。

なお表面層１分に関してはマスクにより冗長配線線分を
除くことも可能である。

υ上説明したように１本発明によれば下層の標準化され
た配線パターンと上層の標準化された配線パターンとを
、下層の配線パターン上に設けたバイアを介して一旦標
準的に接続し１次いで１表面層の標準化された配線パタ
ーンのみを１部の線分を切断することによりその下層の
標準化された配線パターンと組合わせてＬＳＩ回路に適
合するようにしたものである。

これらの標準化された配線パターンは各種のＬＳＩ回路
に共通となり製造時のマスクを共用することができマス
ク管理が容易となり、また表面層の配線パターンの切断
操作も前述のように容易に実施しうるから製造価格の低
減とともに製造時間の短縮を図ることができる。

筐た前述したように、下層の標準化された配線パターン
をブロックに分割するとか市松模様状に組合わせるとか
の方法で単位パターンを部分集合させることにより冗長
配線線分を有効に減少させることができるものである。

【図面の簡単な説明】

第１図〜第３図は本発明の基本構成の説明図。 第４図は本発明で用いる切断表示の説明図、第５図は本
発明の実施例の配線パターン説明図、第６図は第５図に
適用したＬＳＩ回路、第１図ａ、ｂおよび第８図ａ、ｂ
は本発明の他の実施例の説明図、第９図ａ、ｂは本発明
のさらに他の実施例の説明図であり１図中、１４は下層
の標準化された配線パターン、１５はバイア、１６は表
面層の標準化されかつ切断された配線パターン、２１〜
２４はＮＡＮＤゲート、３１．３１．．３１２は下層の
標準化された単位パターン、３３，３３’ は表面層
の単位パターン、３４は間隙、３５は接続部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 半導体チップ上に各種半導体素子およびこれらを組
   合わせた論理ゲートを形成し、該素子上に絶縁層を介し
   て互いに平行な複数個の配線から成る一様なパターンの
   標準化された下層配線パターンを形成し１次いで、該下
   層配線パターン上に所定間隔で複数個のバイアを形成す
   るとともに該複数個のバイア部分を除く前記下層配線パ
   ターン上に絶縁層を形成し１次いで、前記下層配線パタ
   ーンと直角方向で互いに平行な二つの配線部分と該二つ
   の配線部分間を連結する短い配線部分とから戒る標準化
   された上層配線パターンを前記短い配線部分と前記バイ
   アとが一対一で接続されるように所定間隔毎に複数個形
   成し１次いで、前記上層配線パターンの直角方向の配線
   部分及び前記平行な配線部分を所望の回路に適合するよ
   うに選択的に切断することを特徴とする半導体装置の製
   造方法。 ２ ＠記標準化された配線パターンを複数のブロックに
   分割し、該ブロックの隣接するブロックの同一方向の配
   線パターンを上下に絶縁層を介して一部ラップさせて接
   続して標準化された配線パターンを形成し、該標準化さ
   れた配線パターンの上層配線パターンを各ブロック下層
   の標準化された下層配線パターンとの組合わせで所望の
   回路に適合するように選択的に切断することを特徴とす
   る特許請求の範囲第１項記載の半導体装置の製造方法。