JPH11154708A - プログラミング可能な半導体装置 - Google Patents
プログラミング可能な半導体装置Info
- Publication number
- JPH11154708A JPH11154708A JP31948197A JP31948197A JPH11154708A JP H11154708 A JPH11154708 A JP H11154708A JP 31948197 A JP31948197 A JP 31948197A JP 31948197 A JP31948197 A JP 31948197A JP H11154708 A JPH11154708 A JP H11154708A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wirings
- semiconductor device
- mod8
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 設計が決まった後に、モジュールから引き出
した配線を結線して所望の回路を形成する。 【解決手段】 様々な機能をもつモジュールＭＯＤ１〜
ＭＯＤ８から引き出した配線３，３を最上層に形成して
おき、それらの配線３，３を設計が決まった時点で結線
し、所望の回路を形成する。
した配線を結線して所望の回路を形成する。 【解決手段】 様々な機能をもつモジュールＭＯＤ１〜
ＭＯＤ８から引き出した配線３，３を最上層に形成して
おき、それらの配線３，３を設計が決まった時点で結線
し、所望の回路を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、プログラミング可
能な半導体装置に関し、特に様々な機能を持ったモジュ
ールを有するプログラミング可能な半導体装置に関す
る。
能な半導体装置に関し、特に様々な機能を持ったモジュ
ールを有するプログラミング可能な半導体装置に関す
る。
【０００２】
【従来の技術】従来の半導体装置には、自動配置配線設
計工程において、予備素子または予備ユニットが自律的
に生成されるものがある。この種の半導体装置では、製
品開発の過程で生じた変更に対して、容易にかつ短期間
で対処するために、対応する所定の結合配線をＦＩＢ
（Ｆｏｃｕｓｅｄｌｏｎ Ｂｅａｍ）やレーザーＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）で切断した後に配線層を追加し、予備素子（予備ユ
ニット）が選択的に有効となるようにしていた（特開平
５−１６０２６６）。
計工程において、予備素子または予備ユニットが自律的
に生成されるものがある。この種の半導体装置では、製
品開発の過程で生じた変更に対して、容易にかつ短期間
で対処するために、対応する所定の結合配線をＦＩＢ
（Ｆｏｃｕｓｅｄｌｏｎ Ｂｅａｍ）やレーザーＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）で切断した後に配線層を追加し、予備素子（予備ユ
ニット）が選択的に有効となるようにしていた（特開平
５−１６０２６６）。
【０００３】上述した大規模集積回路装置は図４に示す
ように、８個のモジュールＭＯＤ１〜ＭＯＤ８が半導体
基板ＳＵＢに備えられ、モジュールＭＯＤ１〜ＭＯＤ８
間の空き領域に予備ゲートＲＧ１並びに予備ユニットＲ
Ｕ１，ＲＵ２が配置されている。この場合のモジュール
ＭＯＤ１〜ＭＯＤ８は、基本的な論理機能を果たすファ
ンクションブロックより大規模なブロックであり、例え
ば、ＣＰＵペリフェラル、インターバルタイマー、ＤＭ
Ａコントローラー等である。ＰＡＤはボンデイングパッ
ドである。
ように、８個のモジュールＭＯＤ１〜ＭＯＤ８が半導体
基板ＳＵＢに備えられ、モジュールＭＯＤ１〜ＭＯＤ８
間の空き領域に予備ゲートＲＧ１並びに予備ユニットＲ
Ｕ１，ＲＵ２が配置されている。この場合のモジュール
ＭＯＤ１〜ＭＯＤ８は、基本的な論理機能を果たすファ
ンクションブロックより大規模なブロックであり、例え
ば、ＣＰＵペリフェラル、インターバルタイマー、ＤＭ
Ａコントローラー等である。ＰＡＤはボンデイングパッ
ドである。
【０００４】図５は、図４に示すモジュールＭＯＤ５と
予備ゲートＲＧ１とを接続した図である。この状態では
予備ゲートＲＧ１が機能していない。
予備ゲートＲＧ１とを接続した図である。この状態では
予備ゲートＲＧ１が機能していない。
【０００５】製品開発の過程で、モジュールＭＯＤ５の
論理ミスが検出された場合について述べる。この場合
は、論理反転とタイミング調節を図る意味から、モジュ
ールＭＯＤ５を切断してインバータを追加すると機能す
ることが判明したとする。そのため、図５に示す切断部
ＡＬ２をＦＩＢまたはレーザーＣＶＤにて切断する。そ
の後に、モジュールＭＯＤ５と予備ゲートＲＧ１との間
に追加配線層ＣＬ１，ＣＬ２を形成し、インバータを追
加する。
論理ミスが検出された場合について述べる。この場合
は、論理反転とタイミング調節を図る意味から、モジュ
ールＭＯＤ５を切断してインバータを追加すると機能す
ることが判明したとする。そのため、図５に示す切断部
ＡＬ２をＦＩＢまたはレーザーＣＶＤにて切断する。そ
の後に、モジュールＭＯＤ５と予備ゲートＲＧ１との間
に追加配線層ＣＬ１，ＣＬ２を形成し、インバータを追
加する。
【０００６】
【発明が解決しようとする課題】しかしながら図４及び
図５に示す従来例では、修正する工程が長いために時間
がかかるという問題がある。その理由として、設計段階
で機能するように製造しているものを修正するために、
所定の結合配線を切断し、その後に予備素子に接続する
ためである。また、接続距離が長い、もしくは配線膜厚
が厚いと、当然作業時間が増加してしまうという問題が
あった。
図５に示す従来例では、修正する工程が長いために時間
がかかるという問題がある。その理由として、設計段階
で機能するように製造しているものを修正するために、
所定の結合配線を切断し、その後に予備素子に接続する
ためである。また、接続距離が長い、もしくは配線膜厚
が厚いと、当然作業時間が増加してしまうという問題が
あった。
【０００７】さらに従来例では、自由度が低いという問
題がある。その理由は、設計段階で機能を決定して製品
開発過程で変更が生じた場合に、予備ユニットや予備ゲ
ートに最終工程で繋ぎかえるためである。従来の技術で
は、大容量メモリーを追加するような自由度（汎用性）
の高い設計変更ができない。このような設計変更をする
場合には、最初から製造することになる。
題がある。その理由は、設計段階で機能を決定して製品
開発過程で変更が生じた場合に、予備ユニットや予備ゲ
ートに最終工程で繋ぎかえるためである。従来の技術で
は、大容量メモリーを追加するような自由度（汎用性）
の高い設計変更ができない。このような設計変更をする
場合には、最初から製造することになる。
【０００８】本発明の目的は、様々な機能を持ったモジ
ュール（大規模なブロック）を結線して、所望の機能を
チップ上に短期間で形成することを可能にしたプログラ
ミング可能な半導体装置を提供することにある。
ュール（大規模なブロック）を結線して、所望の機能を
チップ上に短期間で形成することを可能にしたプログラ
ミング可能な半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るプログラミング可能な半導体装置は、
所定の機能をもつ複数の大規模なブロックを有し、該ブ
ロックから引き出した配線を最上層に露出させ、前記引
き出された配線同士を選択的に接続することにより回路
を構成するようにしたものである。
め、本発明に係るプログラミング可能な半導体装置は、
所定の機能をもつ複数の大規模なブロックを有し、該ブ
ロックから引き出した配線を最上層に露出させ、前記引
き出された配線同士を選択的に接続することにより回路
を構成するようにしたものである。
【００１０】また、前記引き出された配線は、レーザー
により選択的に接続されるものである。
により選択的に接続されるものである。
【００１１】また、前記引き出された配線は、熱処理に
より融解する金属片で選択的に接続されるものである。
より融解する金属片で選択的に接続されるものである。
【００１２】また、前記引き出された配線の接続部は、
カバー膜で覆われ、パッドを開口させるものである。
カバー膜で覆われ、パッドを開口させるものである。
【００１３】本発明によれば、大規模なブロックから引
き出した配線を最上層に形成し、設計が決まった時点で
最上層の配線間を接続し、大規模なブロックの組み合わ
せにより、所望の回路を形成する。したがって、素子や
配線を形成した後に所望の半導体集積回路を形成するこ
とができ、容易に、かつ短期間に製造することができ
る。その結果、大量生産ができるため、低コストでか
つ、製品開発の期間を縮小することができる。
き出した配線を最上層に形成し、設計が決まった時点で
最上層の配線間を接続し、大規模なブロックの組み合わ
せにより、所望の回路を形成する。したがって、素子や
配線を形成した後に所望の半導体集積回路を形成するこ
とができ、容易に、かつ短期間に製造することができ
る。その結果、大量生産ができるため、低コストでか
つ、製品開発の期間を縮小することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１５】（実施形態１）図１、図２は本発明の実施
形態１を示す図である。
形態１を示す図である。
【００１６】図１に示す本発明の実施形態１に係る大規
模集積回路装置は、半導体基板１の表面中央部に８個の
モジュールＭＯＤ１〜ＭＯＤ８及び記憶部ＲＡＭをマト
リクス状に配置し、その外周縁部にボンディングパッド
２を井桁状に配置している。また図示していないが、Ｎ
ＯＲ，ＮＡＮＤ，インバータ等の基本的なファンクショ
ンブロック、バッファ等は、モジュールＭＯＤ１〜ＭＯ
Ｄ８や記憶部ＲＡＭ以外の隙間に形成されている。さら
に、これらのモジュールＭＯＤ１〜ＭＯＤ８及び記憶部
ＲＡＭ並びに基本的なファンクションブロック（大規模
なブロック），ボンディングパッド２を自由に結線する
ように、最上層には図２（ａ），（ｂ）に示すように金
属配線３を一部露出させた配線露出部４を設けている。
配線露出部４の金属配線３，３は図２（ａ），（ｂ）に
示すように、必要に応じて結線するように切り離されて
いる。図２（ｃ），（ｄ）に示すように、配線露出部４
の金属配線３，３をレーザーショットすると、異なった
からモジュール等から引き出された金属配線３，３間が
電気的に接続される。所望の回路を形成するために、各
々の金属配線３のどこを繋げばどのように結線されるか
は、座標と番号で予めデータベース化しておく。
模集積回路装置は、半導体基板１の表面中央部に８個の
モジュールＭＯＤ１〜ＭＯＤ８及び記憶部ＲＡＭをマト
リクス状に配置し、その外周縁部にボンディングパッド
２を井桁状に配置している。また図示していないが、Ｎ
ＯＲ，ＮＡＮＤ，インバータ等の基本的なファンクショ
ンブロック、バッファ等は、モジュールＭＯＤ１〜ＭＯ
Ｄ８や記憶部ＲＡＭ以外の隙間に形成されている。さら
に、これらのモジュールＭＯＤ１〜ＭＯＤ８及び記憶部
ＲＡＭ並びに基本的なファンクションブロック（大規模
なブロック），ボンディングパッド２を自由に結線する
ように、最上層には図２（ａ），（ｂ）に示すように金
属配線３を一部露出させた配線露出部４を設けている。
配線露出部４の金属配線３，３は図２（ａ），（ｂ）に
示すように、必要に応じて結線するように切り離されて
いる。図２（ｃ），（ｄ）に示すように、配線露出部４
の金属配線３，３をレーザーショットすると、異なった
からモジュール等から引き出された金属配線３，３間が
電気的に接続される。所望の回路を形成するために、各
々の金属配線３のどこを繋げばどのように結線されるか
は、座標と番号で予めデータベース化しておく。
【００１７】設計が終わり、レーザー装置に備え付けた
コンピュータに、結線情報を入力する。すると、自動的
にレーザーショットして金属配線３，３同士を接続す
る。本発明の実施形態１によれば、従来のようにマスク
を製作する必要がないため、工期を短縮することができ
る。また結線後に、配線露出部４を覆うためのカバー膜
を形成し、パッドを開口しても良い。
コンピュータに、結線情報を入力する。すると、自動的
にレーザーショットして金属配線３，３同士を接続す
る。本発明の実施形態１によれば、従来のようにマスク
を製作する必要がないため、工期を短縮することができ
る。また結線後に、配線露出部４を覆うためのカバー膜
を形成し、パッドを開口しても良い。
【００１８】金属配線３，３間を接合するには、レーザ
ーショットに代わる方法として、ＣＶＤリペア装置を用
いる方法（レーザ光が吸収されることによる、局所加熱
を利用した熱分解で金属薄膜を形成する加工方法）など
を用いてもよい。
ーショットに代わる方法として、ＣＶＤリペア装置を用
いる方法（レーザ光が吸収されることによる、局所加熱
を利用した熱分解で金属薄膜を形成する加工方法）など
を用いてもよい。
【００１９】レーザーショットを用いて金属配線３，３
間を接続する場合を具体的に説明すると、波長１．３μ
ｍ、エネルギー０．３μＪの半導体レーザ励起固体レー
ザを用いたとき、配線露出部４内の金属配線３としての
膜厚１μｍのＡｌ配線３，３をレーザーショットする
と、モジュール等から引き出されたＡｌ配線３，３間が
電気的に接続する。約７０本／秒のスループットで処置
することができる。
間を接続する場合を具体的に説明すると、波長１．３μ
ｍ、エネルギー０．３μＪの半導体レーザ励起固体レー
ザを用いたとき、配線露出部４内の金属配線３としての
膜厚１μｍのＡｌ配線３，３をレーザーショットする
と、モジュール等から引き出されたＡｌ配線３，３間が
電気的に接続する。約７０本／秒のスループットで処置
することができる。
【００２０】（実施形態２）次に、本発明の実施形態２
について図３を参照して詳細に説明する。
について図３を参照して詳細に説明する。
【００２１】本発明の実施形態２では、図３（ａ），
（ｂ）に示すように金属片５を配線露出部４内の切り離
された金属配線３，３間に配置し、金属片５を熱処理す
る。すると、金属片５が融解して、異なったモジュール
等から引き出された金属配線３，３同士が電気的に接続
する。この場合も、配線露出部４を覆うためのカバー膜
を形成し、パッドを開口しても良い。
（ｂ）に示すように金属片５を配線露出部４内の切り離
された金属配線３，３間に配置し、金属片５を熱処理す
る。すると、金属片５が融解して、異なったモジュール
等から引き出された金属配線３，３同士が電気的に接続
する。この場合も、配線露出部４を覆うためのカバー膜
を形成し、パッドを開口しても良い。
【００２２】具体的に説明すると、配線露出部４内の切
り離された金属配線３，３間に金属片５としての半田ボ
ールを配置し、半田ボール５を１８０℃でベークする。
半田ボール５が融解し、異なったモジュール等から引き
出された金属配線３，３同士が電気的に接続する。
り離された金属配線３，３間に金属片５としての半田ボ
ールを配置し、半田ボール５を１８０℃でベークする。
半田ボール５が融解し、異なったモジュール等から引き
出された金属配線３，３同士が電気的に接続する。
【００２３】
【発明の効果】以上説明したように本発明によれば、予
め設計前にモジュール、記憶部，基本的なファンクショ
ンブロック，バッファ，パッド等（大規模なブロック）
から配線を最上層に引き出して形成しておき、設計が完
了した後に配線同士を結線して所望の回路を構築するた
め、設計後にマスクを製作する必要がなく、しかも最上
層に配線を配置し、その配線同士を選択的に接続するた
め、配線を多層に渡って形成する工程を省略することで
き、短期間内で所望の回路を構築することができる。
め設計前にモジュール、記憶部，基本的なファンクショ
ンブロック，バッファ，パッド等（大規模なブロック）
から配線を最上層に引き出して形成しておき、設計が完
了した後に配線同士を結線して所望の回路を構築するた
め、設計後にマスクを製作する必要がなく、しかも最上
層に配線を配置し、その配線同士を選択的に接続するた
め、配線を多層に渡って形成する工程を省略することで
き、短期間内で所望の回路を構築することができる。
【００２４】さらに汎用的な機能のモジュールを備えて
おくことにより、これらのモジュールからの配線の結線
箇所を変えるだけで様々な回路を構築することができ、
設計の自由度を高めることができる。
おくことにより、これらのモジュールからの配線の結線
箇所を変えるだけで様々な回路を構築することができ、
設計の自由度を高めることができる。
【図１】本発明の実施形態１を示す平面図である。
【図２】本発明の実施形態１における配線露出部を示す
図であって、（ａ）はレーザーショット前の平面図、
（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）はレーザシ
ョット後の平面図、（ｄ）は（ｃ）のＢ−Ｂ’線断面図
である。
図であって、（ａ）はレーザーショット前の平面図、
（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）はレーザシ
ョット後の平面図、（ｄ）は（ｃ）のＢ−Ｂ’線断面図
である。
【図３】本発明の実施形態２における配線露出部を示す
図であって、（ａ）は熱処理前の平面図、（ｂ）は
（ａ）のＣ−Ｃ’線断面図、（ｃ）は熱処理後の平面
図、（ｄ）は（ｃ）のＤ−Ｄ’線断面図である。
図であって、（ａ）は熱処理前の平面図、（ｂ）は
（ａ）のＣ−Ｃ’線断面図、（ｃ）は熱処理後の平面
図、（ｄ）は（ｃ）のＤ−Ｄ’線断面図である。
【図４】従来例を示す平面図である。
【図５】従来例を示す平面図である。
１ 半導体基板 ２ ボンディングパット ３ 金属配線 ４ 配線露出部 ５ 金属片
Claims (4)
- 【請求項１】 所定の機能をもつ複数の大規模なブロッ
クを有し、 該ブロックから引き出した配線を最上層に露出させ、前
記引き出された配線同士を選択的に接続することにより
回路を構成するようにしたことを特徴とする半導体装
置。 - 【請求項２】 前記引き出された配線は、レーザーによ
り選択的に接続されるものであることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 前記引き出された配線は、熱処理により
融解する金属片で選択的に接続されるものであることを
特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記引き出された配線の接続部は、カバ
ー膜で覆われ、パッドを開口させるものであることを特
徴とする請求項１、２又は３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948197A JPH11154708A (ja) | 1997-11-20 | 1997-11-20 | プログラミング可能な半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31948197A JPH11154708A (ja) | 1997-11-20 | 1997-11-20 | プログラミング可能な半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154708A true JPH11154708A (ja) | 1999-06-08 |
Family
ID=18110696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31948197A Pending JPH11154708A (ja) | 1997-11-20 | 1997-11-20 | プログラミング可能な半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11154708A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795870A1 (fr) * | 1999-07-01 | 2001-01-05 | St Microelectronics Sa | Circuit semi-conducteur configurable et procede pour sa fabrication |
| US6820246B2 (en) * | 2001-02-28 | 2004-11-16 | Sanyo Electric Co., Ltd. | Pattern layout method of semiconductor device |
| WO2009013811A1 (ja) * | 2007-07-24 | 2009-01-29 | Neuro Solution Corp. | 半導体装置 |
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
| JP2020526919A (ja) * | 2017-06-28 | 2020-08-31 | 日本テキサス・インスツルメンツ合同会社 | デジタル論理機能のファミリーのための集積回路及びプロセス |
-
1997
- 1997-11-20 JP JP31948197A patent/JPH11154708A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795870A1 (fr) * | 1999-07-01 | 2001-01-05 | St Microelectronics Sa | Circuit semi-conducteur configurable et procede pour sa fabrication |
| US6820246B2 (en) * | 2001-02-28 | 2004-11-16 | Sanyo Electric Co., Ltd. | Pattern layout method of semiconductor device |
| WO2009013811A1 (ja) * | 2007-07-24 | 2009-01-29 | Neuro Solution Corp. | 半導体装置 |
| JP2010258334A (ja) * | 2009-04-28 | 2010-11-11 | Hitachi Ltd | 薄膜トランジスタ装置およびその製造方法 |
| JP2020526919A (ja) * | 2017-06-28 | 2020-08-31 | 日本テキサス・インスツルメンツ合同会社 | デジタル論理機能のファミリーのための集積回路及びプロセス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5721151A (en) | Method of fabricating a gate array integrated circuit including interconnectable macro-arrays | |
| JP2001313339A (ja) | フリップチップ型半導体装置の設計方法 | |
| JPH0786407A (ja) | 集積回路の多層配線方法 | |
| JPH09293843A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11154708A (ja) | プログラミング可能な半導体装置 | |
| JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
| EP0408060A2 (en) | Semiconductor integrated circuit device and logic correcting method of the same | |
| JPH0348669B2 (ja) | ||
| JP3647686B2 (ja) | 半導体集積回路の設計方法および半導体集積回路の製造方法 | |
| JP2000269270A (ja) | 半導体装置の製造方法 | |
| JPS6018143B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0194636A (ja) | 半導体装置 | |
| JP2664465B2 (ja) | 半導体装置のセル配置方法 | |
| JPH05258017A (ja) | 半導体集積回路装置及び半導体集積回路装置の配線レイアウト方法 | |
| JPH04287369A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61225845A (ja) | 半導体装置 | |
| JP4579263B2 (ja) | マルチチップ積層基板及びマルチチップ積層実装構造 | |
| JPS61240652A (ja) | 半導体集積回路装置 | |
| JPH09312340A (ja) | 半導体チップの製造方法およびそれにより得られた半導体チップ | |
| JPH0547929A (ja) | 自動配置配線方法 | |
| JPS60105251A (ja) | 半導体集積回路 | |
| JPS5858809B2 (ja) | 半導体装置の製造方法 | |
| JPH02185056A (ja) | 半導体集積回路のセル自動配置方法 | |
| JPS58207653A (ja) | 半導体集積回路用マスタ・ウェ−ハ | |
| JPH10270484A (ja) | 半導体装置およびその製造方法 |