JPH02185056A

JPH02185056A - 半導体集積回路のセル自動配置方法

Info

Publication number: JPH02185056A
Application number: JP537489A
Authority: JP
Inventors: Miwako Ito; 美和子伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-01-12
Filing date: 1989-01-12
Publication date: 1990-07-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要〕スタンダードセル方式の半導体集積回路におけるブロッ
ク内のスタンダードセルの配置方法に関し、チャネル領域を小さくでき集積度が向上することを目的
とし、複数のスタンダードセルを」ンビュータにより自動的に
複数のセル列を形成するよう配置して半導体ｊｉ８％回
路の回路機能毎に分けられたブロック夫々を構成する半
導体集積回路のセル自動配置方法において、Ｘ方向に延
在する第１Ｎ！！電源配線と、これに接続され、かつ該
Ｘ７Ｊ向と直交したＹ方向に延在する第２層１源配線を
持つ電源配線セルをスタンダードセルとして予め登録し
、ブロックを構成しＸ方向に延在する複数のセル列夫々
で同一のＸ方向位置に該電源配線セルを配置し、次に該
ブロックの回路機能を得る複数のスタンダードセルを該
複数のセル列に配置するよう構成する。

〔産業上の利用分野〕

本発明は半導体集積回路のセル自動配置方法に関し、ス
タンダードセル方式の半導体集１１ｍ回路におけるブロ
ック内のスタンダードセルの配置方法に関する。

近年、半導体集積回路の高集積化、高密欧化が要求され
、このような半導体集積回路を短い期間で開発し出荷で
きる様にしなければならない。このため、各種自動配置
及び配線のツールによっていくつかのゲートのレイアウ
トパターンを予め登録したスタンダードセルの配置及び
セル間の配線を行なっている。

セルの自動配置は配線に大きな影響を与える。

良い配置とはチャネル領域に無駄がなく無意味な配線の
引ぎまわしを生じない配置といえ、配線効率を向上する
配置により半導体集積回路の高集積化が実現できるとい
っても過言ではなく、チャネル領域が少なくて済む配置
を行なう必要がある。

（従来の技術）半導体集積回路はセルを配置及び配線して所望の回路機
能を持つブロックを構成し、複数のブロック間を配線し
て集積回路全体としての機能を得る。

従来スタンダードセル（以下甲に「セル」という）とし
てＮｇｌＩ配線用セルは登録されていなかった。このた
め、第６図に示すブロック１０内でセル列１１ａ〜１１
Ｃを横切る第２層電源配線１２ａ、１２ｂはセル列１１
ａ　〜１１Ｇ夫々の第２層配線を持たないセル上を通過
しており、ブロック１０外部に第２層電源配線１３ａ、
１３ｂが設けられている。第２層電源配線１２ａ、１２
ｂ。

１３ａ、１３ｂ夫々はセル列１１ａ〜１１０夫々の第１
ＷＩＴ５源配線１４ａ〜１６ａ、１４ｂ〜１６ｂに接続
されている。なお、斜線で示すセルは基板コンタクト用
のセルである。

〔発明が解決しようとする課題）従来においては、第２層電源配線１２ａ。

１２ｂは第２層配線を持たないセルを選んでそのセル上
を通過させるためにセル列１１ａ、１１ｂ。

１１０夫々の間の配線チャネル１７．１８において第２
關電源配線１２ａ、１２ｂをＸ方向に延在させる必要が
ある。このため配線チャネル１７゜１８夫々のＹ方向間
隔を第２層電源配線１２８゜１２ｂの幅だけ拡げなけれ
ばならない。また、ブロック１０内に設ける第２層電源
配線１２ａ。

１２ｂの数が限られるためブロック１０外に第２層電源
配線１３ａ、１３ｂを設けなければならず、それだけブ
ロック間のチャネル領域が大きくなるという同題があっ
た。

本発明は上記の点に鑑みなされたもので、チャネル領域
を小さくでき集積度が向上する半導体集積（ロ）路のセ
ル自動配置方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体８Ｉ積回路のセル自動配置方法は、複数
のスタンダードセルをコンビ１−夕により自動的に複数
のセル列（５１ａ〜５１Ｃ）を形成するよう配置して半
導体集積回路の回路機能毎に分けられたブロック夫々を
構成する半導体集積回路のセル自動配置方法において、Ｘ方向に延６する第１層電源配線＜３１ａ。

３５ｂ、３９ａ、３９ｂ）と、これに接続され、かつ該
Ｘ方向と直交したＹ方向に延合する第２層電源配線（３
３，３７，４１ａ、４１ｂ）を持つｉｌ電源配線セル３
０．３４．３８）をスタンダードセルとして予め登録し
、１０ツクを構成しＸ方向に延在する複数のヒル列（５１
ａ〜５１Ｃ）夫々で同一のＸ方向位置に電源配線セル（
３０，３４，３８）を配置し、次に７０ツクの回路機能
を得る複数のスタンダードセルを複数のセル列（５１ａ
〜５１Ｃ）に配δする。

〔作用〕

本発明方法では、電源配線セル（３０，３４゜３８）を
各セル列でＸ方向同一位置に配置した後、ブロックの回
路機能を得る論理上のスタンダードセルを配とする。

このため、電源配線セル（３０，３４，３８）がＸ方向
の一直線上に並びセル７１間の配線チャネルがＸ方向に
延在することがなくセル列間のチャネル領域を小さくで
き、またブロック内に必要なだけのＮ源配線を設けるこ
とができるのでブロック外に電源配線を設ける必要がな
くブロック間の配線チャネル領域を小さくできる。

〔実施例〕

第１図は本発明の半導体集積回路のセル自動配置方法の
一実施例のフローチャート、第２図は本発明方法を実現
するためのコンビ１−タシステムの構成図を示す。

第２図において、２０はＣＰＵであり、２１〜２３夫々
は記憶装置である。記憶装置２１には第１図の自動配置
方法の処理を行なうプログラムが格納されており、この
プログラムはＣＰＬＪ２０によってステップ毎に読み出
されて実行される。

記憶＄ｌｆｆ２２には論理情報、スタンダードセル情報
等が記憶される。論理情報は複数のブロック夫々のブロ
ック内における、例えば端子ａの入来信号を反転して端
子すの入来（ｆｊ号とのノア演粋を行ない端子Ｃより出
力する等を表わす。スタンダードセル情報は、例えばイ
ンバータセル、２人力ナンドセル、２人力ノアセル、電
源配線セル等のスタンダードセル夫々の大きさ、形状、
端子位置を表わす。

記憶装！！２３には複数の１０ツク夫々についての本発
明方法によって配置されたスタンダードセルの配置情報
が記憶される。

なお、記憶装置２１〜２３は例えば単一のディスク装置
上に領域を分割して構成される。第２図においては作業
領域等として使用される主記憶装置１その他の４゛−ボ
ード等の入力装置、プリンタ等の出力装置、デイスプレ
ィ装置等を省略している。

ここで、電源配線セルは第３図（Ａ）、（Ｂ）。

（Ｃ）に示す如き構成である。

第３図（Ａ）のＮＩＩ配線セル３０は斜線で示す電源Ｖ
　　　ＧＮＤの第１層電源配線３１ａ。

ＣＣ′ ３１ｂを有し、これらは基板及びウェルのコンタクトで
あるＮ１型領域３２ａ、Ｐ”！領域３２ｂとＯ印で示す
スルーホールで接続されている。また、Ｘ方向に延るす
る電源ｖｃｃの第２層電源配線３３は８印で示すスルー
ホールにより電源ＶｃＣのＩ：Ｊ４１層Ｎ源配線３１ｂ
と接続されている。電源配線セル３０のＸ方向幅は第２
層電源配線３３のＸ方向幅より大とされている。

第３図（Ｂ）の電源配線セル３４は斜線で示すＩｔｌｉ
Ｖ　　、ＧＮＤの第１層電源配線３５ａ。

Ｃ３５ｂを有し、これらは基板及びつＪルのコンタクトで
あるＮ”！領域３６ａ、Ｐ’″型領域３６ｂと０印で示
すスルーホールで接続されている。また、Ｘ方向に延在
する電源ＧＮＤの第２層電源配線３７は区印で示すスル
ーボールにより電源ＣｔＮＤの第１１１！電源配置１３
５ａと接続されている。電源配線セル３４のＸ方向幅は
第２層電源配線３３のＸ方向幅より大とされている。

第３図（Ｃ）の電源配線セル３８は斜線で示す電源ｖｃ
ｃ、ＧＮＤの第１Ｂ電源配置１１３９ａ。

３９ｂを有し、これらは基板及びウェルのコンタクトで
あるＮ１グ１領域４０ａ、Ｐ”ｆｆｌ領域４０ｂとＯ印
で示すスルーホールで接続されている。また、Ｘ方向１
．：Ｍａする’ｌＪｍＶ、Ｃ，ＧＮＤｆ）’５２Ｂ電源
配線４１ａ、４１ｂは図中で示すスルーホールにより電
源ＶＣｃ、ＧＮＤの第１層電源配線３９ａ、３９ｂと接
続されている。電源配線セル３８のＸ方向幅は第２層電
源配線４１８．４１ｂのＸ方向幅より大とされている。

第１図において、半導体集積回路を構成する全てのブロ
ックについてセル配置が終了したかどうかを判別しくス
テップ４１）、終了していない場合にはステップ４１に
選み、セル配置を行なってない任意のブロックを選択し
てそのブロックの大きさ及び形から電源配線セルを配置
するＸ方向のｍ隔Ａを決定する。各ブロックの大きさ及
び形は各ブロックを配置する半導体１１積回路内のどこ
に配置するかを決めるチップフロアプランによりおおよ
そ決定できており、そのブロックの大きさ及び形からセ
ル列の列数及びブロックのＸ方向幅りが決定される。こ
のとき、電源配線セルを配置するＸ方向の間隔の最大値
Ｘ　ＨＡＸは予め決められており、間隔Ａは最大”　Ｘ
　ＷＡＸより小さく、かつブロック内の電源Ｖ、Ｃ，Ｇ
ＮＤ夫々の電源配線数が同一となるよう決定される。

次に、上記のｆｆｆｉｗＡＡで第４図に示すブロックの
各セル列５１ａ〜５１Ｃに電源配線セル３０゜４４、又
は３８をＸ方向の位置が同一となるよう配置する（ステ
ップ４３）。この後、ナンド、ノア等の論理上のセル及
び電源コンタクトセルを配置して（ステップ４４）、１
つのブロックのセル配置を完了する。ここで電源コンタ
クトセルとは第３図（Ａ）、（Ｂ）に示す電源配線セル
から第２層電源配線を除いたもので、里にウェル」ンタ
クトを行なうだけのスタンダードセルである。

全てのブロックのセル配置が終了したとステップ４１で
判別されるとこの処理が終了する。

このあと、配線処理が実行されると第５図に示す如くセ
ル列５１ａ〜５１ｃ夫々の間の配線チャネル５２．５３
にＹ方向に延在する第２層電源配線５４．５５．５６ａ
、５６ｂを設は電源配線セル３０．３４．３８夫々の第
２層電源配線３３゜３７．４１ａ、４１ｂを互いに接続
する。第２層配線５４．５５．５６ａ、５６ｂ夫／ｒ（
７）’７０ツク５０の縁部（Ｘ小部分）はブロック５０
の電源端子となる。

このように、各セル列５１ａ〜５１ｃで電源配線セル３
３，３／Ｉ、３８をＸ方向位置が同一となるよう最初に
配置するため配線チャネル５２゜５３において第２層配
線５４．５５．５６ａ。

５６ｂがＸ方向に延在することがなく、またブロック５
０の外部に第２１！！電源配線を設ける必要がない。

これによって配線チャネル５２．５３のＹ方向ｒｍ隔を
小さくでき、ブロック間のチャネル領域を小さくでき、
半導体集’ａｖＡ路の集積度を向上することができる。

なお、上記実施例では電源配線セル３３．３４゜３８は
つ１ルコンタクトを兼ているが、Ｎ＋型領領域３２ａ３
６ａ、３９ａ及びＰ＋型領域３２ｂ。

３６ｂ、３９ｂを必ずしも設ける必要はない。

また、半導体束８％１１路が３Ｉ！配線の場合には電源
配線セル３３．３４．３８に、更にＸ方向に延在する第
３Ｗ４電源配線を設け、この第３１ｉ！電源配線を第２
居電源配線３３．３４．４１ａ、４１ｂ夫々にスルーホ
ールで接続する構成としても良く、上記実施例に限定さ
れない。

（発明の効果）上述の如く、本発明の半導体集積回路のセル自動配置方
法によればブロック内のセル列間の配線チャネル及びブ
ロック間の配線チャネルの領域を小さくでき、半導体集
積回路の集積度が向上し、実用上きわめてｈ用である。

【図面の簡単な説明】

第１図は本発明方法のフローチャート、第２図は本発明
方法を実現するためのシステムの構成図、第３図は本発明方法の電源配線セルを示す図、第４図、
第５図夫々は本発明方法を説明するための図、第６図は従来方法を説明するための図である。図において、３０．３４．３８は電源配線セル、３１ａ、３１ｂ、３５ａ、３５ｂ、３９ａ。３９ｂは第２層電源配線、３２ａ、３６ａ、４０ａはＮ＋ヤ領域、３２ｂ、３６ｂ
、４０ｂはＰ４型領域、３３．３７．４１ａ、４１ｂｂ４１〜４４はステップ、５０はブロック、５１ａ〜５１Ｃはセル列を示す。

Claims

【特許請求の範囲】複数のスタンダードセルをコンピュータにより自動的に
複数のセル列（５１ａ〜５１ｃ）を形成するよう配置し
て半導体集積回路の回路機能毎に分けられたブロック夫
々を構成する半導体集積回路のセル自動配置方法におい
て、Ｘ方向に延在する第１層電源配線（３１ａ、３５ｂ、３
９ａ、３９ｂ）と、これに接続され、かつ該Ｘ方向と直
交したＹ方向に延在する第２層電源配線（３３、３７、
４１ａ、４１ｂ）を持つ電源配線セル（３０、３４、３
８）をスタンダードセルとして予め登録し、ブロックを構成しＸ方向に延在する複数のセル列（５１
ａ〜５１ｃ）夫々で同一のＸ方向位置に該電源配線セル
（３０、３４、３８）を配置し、次に該ブロックの回路
機能を得る複数のスタンダードセルを該複数のセル列（
５１ａ〜５１ｃ）に配置することを特徴とする半導体集
積回路のセル自動配置方法。