JPS5911670A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5911670A JPS5911670A JP12100382A JP12100382A JPS5911670A JP S5911670 A JPS5911670 A JP S5911670A JP 12100382 A JP12100382 A JP 12100382A JP 12100382 A JP12100382 A JP 12100382A JP S5911670 A JPS5911670 A JP S5911670A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000003491 array Methods 0.000 claims abstract description 12
- 230000006870 function Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000006386 memory function Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路（以下ＬＳＩと略称する）
に係り、とくに、マスタースライス方式のＬＳＩに関す
る。
に係り、とくに、マスタースライス方式のＬＳＩに関す
る。
マスタースライス方式とは、１個の半導体チップの中に
、通常複数の素子（トランジスタ等の能動素子及び抵抗
等の受動素子を含む）からなる汎用セルを予めマトリッ
クス状に多数集積形成しておき、開発品種に応じて配線
マスクを形成し、汎用セル内の素子を結合して所望の論
理機能を有する論理回路を適宜実現し、これを複数接続
して最終ＬＳＩを完成するものである。
、通常複数の素子（トランジスタ等の能動素子及び抵抗
等の受動素子を含む）からなる汎用セルを予めマトリッ
クス状に多数集積形成しておき、開発品種に応じて配線
マスクを形成し、汎用セル内の素子を結合して所望の論
理機能を有する論理回路を適宜実現し、これを複数接続
して最終ＬＳＩを完成するものである。
従来技術によるこのようなマスタースライス方式のＬＳ
Ｉの第１の例を第１図に示す１４図中１１（”Ｉ ＋”
２ ｒ・・・・・・）は汎用セルの集合である汎用セル
アレイであシ、斜線を施した部分が汎用セルに配線を施
して実現した論理機能ブロックを示している。汎用セル
アレイ１１の間は論理機能ブロック同志の相互配線を行
うだめの配線領域であり、相互配線１３は配線領域の上
に格子状に定められた配線トラックの上を走るように、
計舞磯によって自動配線される事が一般的である。１２
（１２１，１２１，・・・・・・）はチップ外部との
信号の授受にたずされる入出力（以後Ｉ１０と呼ぶ）専
用の汎用セルアレイである。
Ｉの第１の例を第１図に示す１４図中１１（”Ｉ ＋”
２ ｒ・・・・・・）は汎用セルの集合である汎用セル
アレイであシ、斜線を施した部分が汎用セルに配線を施
して実現した論理機能ブロックを示している。汎用セル
アレイ１１の間は論理機能ブロック同志の相互配線を行
うだめの配線領域であり、相互配線１３は配線領域の上
に格子状に定められた配線トラックの上を走るように、
計舞磯によって自動配線される事が一般的である。１２
（１２１，１２１，・・・・・・）はチップ外部との
信号の授受にたずされる入出力（以後Ｉ１０と呼ぶ）専
用の汎用セルアレイである。
このようなマスタースライス方式ＬＳＩの論理機能ブロ
ックは、一般に通常のロジックダートすなわち、ＮＯＴ
ケ９−ト、ＮＯＲケ９−ト、ＮＡＮＤダート、ＥＸＯＲ
ケ゛−ト（排他的論理和ケ゛−ト）等には、無駄が少な
く実現できるが、メモリ素子の実現には無駄が多い。た
とえば汎用セルとして第２図で示される等価回路をもっ
たセルを使用して、第３図に示すようなＣＭＯＳスタテ
ィック型のメモリセルを実現する場合、いわゆる３ ｔ
ｚｒｎ設計基準を用いると、１７０（μｍ）Ｘ３７．５
（μｍ）×２ の面積を必要とする。ところが、同じ
３μｍ設計基準を用いたＣＭＯＳメモリデバイス（ＣＭ
Ｄ８、スタティックＲＡＭ ）では同じメモリセルを３
３（μｍ）Ｘ３４（μｍ） の面積で実現している。
ックは、一般に通常のロジックダートすなわち、ＮＯＴ
ケ９−ト、ＮＯＲケ９−ト、ＮＡＮＤダート、ＥＸＯＲ
ケ゛−ト（排他的論理和ケ゛−ト）等には、無駄が少な
く実現できるが、メモリ素子の実現には無駄が多い。た
とえば汎用セルとして第２図で示される等価回路をもっ
たセルを使用して、第３図に示すようなＣＭＯＳスタテ
ィック型のメモリセルを実現する場合、いわゆる３ ｔ
ｚｒｎ設計基準を用いると、１７０（μｍ）Ｘ３７．５
（μｍ）×２ の面積を必要とする。ところが、同じ
３μｍ設計基準を用いたＣＭＯＳメモリデバイス（ＣＭ
Ｄ８、スタティックＲＡＭ ）では同じメモリセルを３
３（μｍ）Ｘ３４（μｍ） の面積で実現している。
このように、第１図に示すマスタースライス方式ＬＳＩ
によってメモリ素子を実現するには配線領域を省いた素
子領域だけの素子密度で技術的に可能な素子密度の１／
１０以下に低下してしまう。これに配線領域をも考慮す
ると素子密度はさらに半分ぐらいになシ１／２０以下に
なる。
によってメモリ素子を実現するには配線領域を省いた素
子領域だけの素子密度で技術的に可能な素子密度の１／
１０以下に低下してしまう。これに配線領域をも考慮す
ると素子密度はさらに半分ぐらいになシ１／２０以下に
なる。
上記の問題点を改善する方法として提案された従来例を
第４図に示す。第１図と異なる点は、論理専用汎用セル
アレイ１ノの他に、メモリ専用汎用セルアレイ１４（１
４１，１４□）を設けていることである。即ち、この第
４図の例では、メモリ専用のセルを論理専用のセルとは
別に形成しておき、メモリ使用時での素子密度の低下を
防ごうとしている。ところが、この例の場合、論理用汎
用セルと、メモリ用汎用セルの損の割合が問題となる。
第４図に示す。第１図と異なる点は、論理専用汎用セル
アレイ１ノの他に、メモリ専用汎用セルアレイ１４（１
４１，１４□）を設けていることである。即ち、この第
４図の例では、メモリ専用のセルを論理専用のセルとは
別に形成しておき、メモリ使用時での素子密度の低下を
防ごうとしている。ところが、この例の場合、論理用汎
用セルと、メモリ用汎用セルの損の割合が問題となる。
一般にマスタースライス化したい論理回路に含まれる論
理素子数とメモリ素子数との比率は様々であシ、それら
すべてに適用し７て高効率で論理素子とメモリ素子を利
用する事は困難である。たとえば、論理素子が多くメモ
リ素子のほとんどない様な回路の実現では、第１図のｆ
ｆよシも素子密度が低下してしまう。
理素子数とメモリ素子数との比率は様々であシ、それら
すべてに適用し７て高効率で論理素子とメモリ素子を利
用する事は困難である。たとえば、論理素子が多くメモ
リ素子のほとんどない様な回路の実現では、第１図のｆ
ｆよシも素子密度が低下してしまう。
このために、論理素子とメモリ素子の比率の様様６な母
体（マスター）を開発しなければならなくなシ、母体の
標準化というメリットを失うことになる。
体（マスター）を開発しなければならなくなシ、母体の
標準化というメリットを失うことになる。
この発明は、上述した従来技術の例にみられる欠点を改
良したもので、メモリ素子を含む回□路を高密度で実現
することができ、さらに、メモリ素子と論理素子の比率
にかかわらず、常にセル利用面積を最適化できるマスタ
ースライス方式のＬＳＩを提供することを目的とする。
良したもので、メモリ素子を含む回□路を高密度で実現
することができ、さらに、メモリ素子と論理素子の比率
にかかわらず、常にセル利用面積を最適化できるマスタ
ースライス方式のＬＳＩを提供することを目的とする。
この発明は、従来技術によるマスタースライスＬＳＩの
以下の様な特徴を利用している。すなわち、配線領域と
呼ばれる領域と、汎用セル領域と呼ばれる領域との間に
明確な区別があり、配線領域の下の半導体基板は、未使
用のまま残されている。この未使用領域には、上の配線
の妨害にならないかぎりどんな素子が形成されてもかま
わない。そこで、この発明においては、上記配線領域下
の未使用領域に、メモリ素子専用の汎用セルを形成し、
メモリ専用汎用セル領域と、論理専用汎用セル領域が某
互に並ぶように母体ウェハーを形成する。このように形
成された母体上に配線を施して論理回路を実現するに際
して、論理回路中の論理素子の多い部分は論理専用汎用
セル領域を用い、メモＩＪ Ｊｌ用汎用セル領域は未使
用としてその上を配線領域として使用し、メモリセルの
多い回路部分は、メモリ専用汎用セルを用い、論理専用
汎用セル領域は未使用としてその上を配線領域としで使
用する。
以下の様な特徴を利用している。すなわち、配線領域と
呼ばれる領域と、汎用セル領域と呼ばれる領域との間に
明確な区別があり、配線領域の下の半導体基板は、未使
用のまま残されている。この未使用領域には、上の配線
の妨害にならないかぎりどんな素子が形成されてもかま
わない。そこで、この発明においては、上記配線領域下
の未使用領域に、メモリ素子専用の汎用セルを形成し、
メモリ専用汎用セル領域と、論理専用汎用セル領域が某
互に並ぶように母体ウェハーを形成する。このように形
成された母体上に配線を施して論理回路を実現するに際
して、論理回路中の論理素子の多い部分は論理専用汎用
セル領域を用い、メモＩＪ Ｊｌ用汎用セル領域は未使
用としてその上を配線領域として使用し、メモリセルの
多い回路部分は、メモリ専用汎用セルを用い、論理専用
汎用セル領域は未使用としてその上を配線領域としで使
用する。
マスタースライス方式ＬＳＩのメモリ専用汎用セル及び
論理専用汎用セルの配置及び配線領域の用い方を上記の
様にすることにより、メモリ素子の割合の大小にかかわ
らず常にセル利用面積率が最適の配線を行うことができ
る。すなわち、 ■メモリ素子がほとんどない様な論理回路の場合、メモ
リ専用汎用セル領域をすべて配線領域として使用する。
論理専用汎用セルの配置及び配線領域の用い方を上記の
様にすることにより、メモリ素子の割合の大小にかかわ
らず常にセル利用面積率が最適の配線を行うことができ
る。すなわち、 ■メモリ素子がほとんどない様な論理回路の場合、メモ
リ専用汎用セル領域をすべて配線領域として使用する。
この場合、チップ全体のレイアウトは、第１図の例に示
したものと全く同一となυ、論理素子が多い回路に適し
たレイアウトとなり、割嘗−機による自動配線に対する
自由度を損うこともない。
したものと全く同一となυ、論理素子が多い回路に適し
たレイアウトとなり、割嘗−機による自動配線に対する
自由度を損うこともない。
■メモリ素子を含む論理回路の場合、メモリ素子の密な
部分は、メモリ専用汎用セルを使用するのでメモリ素子
が高密度で実現でき、メモリ以外の論理素子が密な部分
は論理専用汎用セルを使用するので、この部分けやはシ
第１図の例と同じ密度で論理回路を構成することができ
る。
部分は、メモリ専用汎用セルを使用するのでメモリ素子
が高密度で実現でき、メモリ以外の論理素子が密な部分
は論理専用汎用セルを使用するので、この部分けやはシ
第１図の例と同じ密度で論理回路を構成することができ
る。
さらに、この時のメモリ素子の論理素子に対する比率が
変わってもそれに応じてメモリ専用汎用セルを使用する
領域と、論理専用汎用セルを使用する領域の面積比率を
変化させることによシ、常に最適のレイアウトを得る事
が可能である。さらにまた、このようにすることによっ
て計算機による自動配線の対象となる配線領域での配線
に特に制限を加える必要もないので、自動配線に対する
自由度を損うこともない。
変わってもそれに応じてメモリ専用汎用セルを使用する
領域と、論理専用汎用セルを使用する領域の面積比率を
変化させることによシ、常に最適のレイアウトを得る事
が可能である。さらにまた、このようにすることによっ
て計算機による自動配線の対象となる配線領域での配線
に特に制限を加える必要もないので、自動配線に対する
自由度を損うこともない。
本発明の実施例からなるマスタースライス方式ＬＳＩの
例を第５図に示す。第１図、第４図と対応する部分には
それらと同一符号を付して詳細な説明は省く。第４図と
基本的に異なる点は、論理専用汎用セルアレイ１１の間
の従来例では配線領域とされていた領域に、メモリ専用
汎用セルアレイ７４ （ｚ４１，１４２．・・・・・・
）を配置していることである。斜線を施した部分が実際
に使用する論理機能ブロックあるいはメモリ機能ブロッ
クである。そして、論理素子の多い領域Ａでは配線１３
１ はメモリ専用汎用セルアレイ１４の上を通過させ、
メモリ素子の多い領域Ｂでは配線１３鵞 は論理専用
汎用セルアレイ１１の上を通過させている。この例でメ
モリ専用汎用セルアレイ１４の領域をすべて配線領域と
みなせば、第１図の例と全く同じチップとみなすことが
できる。また論理素子の密な領域Ａでは、レイアウトか
第１図の例と同じになっており、計算機による自動配線
も従来技術と同じ役割手法が使用できる。メモリ素子の
密な領域Ｂでの素子密度は、論理専用汎用セルアレイ１
１（この場合配線領域として使用され、ている）の面積
とメモリ専用汎用セルアレイ１４の面積の比に依存する
が、この比が１の場合（第１図の例で汎用セル領域と配
線領域とが同程度の面積をもつ場合に相当し、現実的な
例である）、第４図の例のメモリ専用汎用セルの素子密
度に比べ、約半分になる。なぜなら、第４図のメモリ専
用汎用セルと同密度のメモリ専用汎用セルが同じ面積の
論理専用汎用セルと交互に並んでいるからである。しか
し、第１図の例が第４図の例の１／２０以下の素子密度
になる小と比較すると１ケタ以上の改善となっている。
例を第５図に示す。第１図、第４図と対応する部分には
それらと同一符号を付して詳細な説明は省く。第４図と
基本的に異なる点は、論理専用汎用セルアレイ１１の間
の従来例では配線領域とされていた領域に、メモリ専用
汎用セルアレイ７４ （ｚ４１，１４２．・・・・・・
）を配置していることである。斜線を施した部分が実際
に使用する論理機能ブロックあるいはメモリ機能ブロッ
クである。そして、論理素子の多い領域Ａでは配線１３
１ はメモリ専用汎用セルアレイ１４の上を通過させ、
メモリ素子の多い領域Ｂでは配線１３鵞 は論理専用
汎用セルアレイ１１の上を通過させている。この例でメ
モリ専用汎用セルアレイ１４の領域をすべて配線領域と
みなせば、第１図の例と全く同じチップとみなすことが
できる。また論理素子の密な領域Ａでは、レイアウトか
第１図の例と同じになっており、計算機による自動配線
も従来技術と同じ役割手法が使用できる。メモリ素子の
密な領域Ｂでの素子密度は、論理専用汎用セルアレイ１
１（この場合配線領域として使用され、ている）の面積
とメモリ専用汎用セルアレイ１４の面積の比に依存する
が、この比が１の場合（第１図の例で汎用セル領域と配
線領域とが同程度の面積をもつ場合に相当し、現実的な
例である）、第４図の例のメモリ専用汎用セルの素子密
度に比べ、約半分になる。なぜなら、第４図のメモリ専
用汎用セルと同密度のメモリ専用汎用セルが同じ面積の
論理専用汎用セルと交互に並んでいるからである。しか
し、第１図の例が第４図の例の１／２０以下の素子密度
になる小と比較すると１ケタ以上の改善となっている。
こうｌ〜で本実施例によれば、メモリ素子と論理素子の
比率がいかなるものであってもセル面積の有効利用が可
能で、メモリ素子を含む回路を高密度で実現することが
できるマスタースライス方式のＬＳＩが得られる。
比率がいかなるものであってもセル面積の有効利用が可
能で、メモリ素子を含む回路を高密度で実現することが
できるマスタースライス方式のＬＳＩが得られる。
第１図は従来の一般的な一マスタースライス方式ＬＳＩ
のレイアウトを模式的に示す図、第２図はその汎用セル
の一例を示す図、第３図はこの汎用セルを用いたＣＭＯ
Ｓ −ＲＡＭ のメモリセルを示す図、第４図は第１図
を改良した従来のＬＳＩのレイアウトを模式的に示す図
、第５図は本発明の一実施例のＬＳＩのレイアウトを模
式的に示す図である。 １１ＣＩＩｌ、１１．、、・・・・・・ル・倫理専用汎
用セル、ｘ２（ｚ２１．ｘｚ２．・・川・ル・・Ｉ１０
専用汎用セル、１ｓ（ｚｓ、、Ｊ、？２．・・・・・・
）・・・相互配線、１４Ｃ１４，，１４□、・・・・・
・）・・・メモリｑ用汎用セル、Ａ・・・論理素子の密
な領域、 Ｂ・・・メモリ素子の密な領域。 第１図 １２゜ ２３ 第２図 第３図
のレイアウトを模式的に示す図、第２図はその汎用セル
の一例を示す図、第３図はこの汎用セルを用いたＣＭＯ
Ｓ −ＲＡＭ のメモリセルを示す図、第４図は第１図
を改良した従来のＬＳＩのレイアウトを模式的に示す図
、第５図は本発明の一実施例のＬＳＩのレイアウトを模
式的に示す図である。 １１ＣＩＩｌ、１１．、、・・・・・・ル・倫理専用汎
用セル、ｘ２（ｚ２１．ｘｚ２．・・川・ル・・Ｉ１０
専用汎用セル、１ｓ（ｚｓ、、Ｊ、？２．・・・・・・
）・・・相互配線、１４Ｃ１４，，１４□、・・・・・
・）・・・メモリｑ用汎用セル、Ａ・・・論理素子の密
な領域、 Ｂ・・・メモリ素子の密な領域。 第１図 １２゜ ２３ 第２図 第３図
Claims (2)
- （１）半導体チップに複数の能動素子からなる汎用セル
をマトリックス状に集積形成し、配線パターンの設計に
より所望の論理機能を実現するマスタースライス方式の
半導体集積回路装置において、上記汎用セルとして、論
理機能の実現を主目的とする論理専用汎用セルとメモリ
機能の実現を主目的とするメモリ専用汎用セルとの少な
くとも２種類の汎用セルを有し、１つのチップの中で論
理回路の密な部分ではメモリ専用汎用セル領域を配線専
用領域とし、メモリ回路の密な部分では、論理専用汎用
セル領域を配線専用領域として用いる事を特徴とした半
導体集積回路装置。 - （２）論理専用汎用セルアレイとメモリ専用汎用セルア
レイが半導体チップ上で交互に配置されている特許請求
の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12100382A JPS5911670A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12100382A JPS5911670A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911670A true JPS5911670A (ja) | 1984-01-21 |
Family
ID=14800371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12100382A Pending JPS5911670A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911670A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611236A (en) * | 1983-07-09 | 1986-09-09 | Fujitsu Limited | Masterslice semiconductor device |
| US4855803A (en) * | 1985-09-02 | 1989-08-08 | Ricoh Company, Ltd. | Selectively definable semiconductor device |
| JPH01259126A (ja) * | 1988-04-08 | 1989-10-16 | Nippon Steel Corp | 方向性電磁鋼板の焼鈍分離剤乾燥方法 |
| US4884118A (en) * | 1986-05-19 | 1989-11-28 | Lsi Logic Corporation | Double metal HCMOS compacted array |
| US5111271A (en) * | 1989-06-26 | 1992-05-05 | Kabushiki Kaisha Toshiba | Semiconductor device using standard cell system |
| WO1993010561A1 (en) * | 1991-11-18 | 1993-05-27 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5308798A (en) * | 1992-11-12 | 1994-05-03 | Vlsi Technology, Inc. | Preplacement method for weighted net placement integrated circuit design layout tools |
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
-
1982
- 1982-07-12 JP JP12100382A patent/JPS5911670A/ja active Pending
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| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
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