JPS6231501B2 - - Google Patents
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- Publication number
- JPS6231501B2 JPS6231501B2 JP53150973A JP15097378A JPS6231501B2 JP S6231501 B2 JPS6231501 B2 JP S6231501B2 JP 53150973 A JP53150973 A JP 53150973A JP 15097378 A JP15097378 A JP 15097378A JP S6231501 B2 JPS6231501 B2 JP S6231501B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- circuit group
- scale integrated
- logic gate
- memory circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はマスタスライス大規模集積回路装置に
関する。
関する。
近年、大規模集積回路（LSI）の製造コスト低
減および製造時間短縮を図るべくマスタスライス
大規模集積回路装置が広く利用されている。マス
タスライス方式は、予めトランジスタ、抵抗等の
多数の基本回路素子を配置場所を定めて大量生産
しておき、後に任意の配線マスクを用いて目的と
する回路機能に応じた配線を施すことにより大規
模集積回路を完成させるものである。また、多層
配線技術が可能になつたことから、後に必要とな
るであろう論理配線の一部を標準化し、それを一
部の配線マスクに予め定めてその配線層までを含
めて大量生産しておくことで、目的とする論理ゲ
ート回路群を作る為の配線マスクの種類は減少可
能になつた。然し、高密度実装化と、歩留り向上
の為に論理ゲート回路用とメモリ回路用のマスタ
は、それぞれが最適になるように独立なものが作
られている。従つて目的とする論理ゲート回路群
は１枚の基板上に構成され、また目的とするメモ
リ回路群も他の１枚の基板上に構成されることに
なる。この様なマスタスライス方式により、種々
の論理ゲート回路ならびにメモリ回路が、単純な
配線マスクの選択という作業のみで大規模、安価
且つ短時間に大量生産されることとなつた。とこ
ろが、このマスタスライス方式では上記の諸利点
を有する反面、次の様な欠点をも伴い問題があつ
た。第１に、予め作成された多数の基本回路素子
全てを利用する効率、いわゆる利用率が低いこ
と。第２に、その利用率が高くても、論理ゲート
回路群の大規模集積回路装置とメモリ回路群の大
規模集積回路装置との間の相互配線が密になり、
信号の伝搬遅延が無視し得なくなること。第３
に、上記第２の欠点によりアクセスタイムの向上
が図れないこと。第４に、上記第１の欠点により
実装密度の増大が図れないこと等である。
減および製造時間短縮を図るべくマスタスライス
大規模集積回路装置が広く利用されている。マス
タスライス方式は、予めトランジスタ、抵抗等の
多数の基本回路素子を配置場所を定めて大量生産
しておき、後に任意の配線マスクを用いて目的と
する回路機能に応じた配線を施すことにより大規
模集積回路を完成させるものである。また、多層
配線技術が可能になつたことから、後に必要とな
るであろう論理配線の一部を標準化し、それを一
部の配線マスクに予め定めてその配線層までを含
めて大量生産しておくことで、目的とする論理ゲ
ート回路群を作る為の配線マスクの種類は減少可
能になつた。然し、高密度実装化と、歩留り向上
の為に論理ゲート回路用とメモリ回路用のマスタ
は、それぞれが最適になるように独立なものが作
られている。従つて目的とする論理ゲート回路群
は１枚の基板上に構成され、また目的とするメモ
リ回路群も他の１枚の基板上に構成されることに
なる。この様なマスタスライス方式により、種々
の論理ゲート回路ならびにメモリ回路が、単純な
配線マスクの選択という作業のみで大規模、安価
且つ短時間に大量生産されることとなつた。とこ
ろが、このマスタスライス方式では上記の諸利点
を有する反面、次の様な欠点をも伴い問題があつ
た。第１に、予め作成された多数の基本回路素子
全てを利用する効率、いわゆる利用率が低いこ
と。第２に、その利用率が高くても、論理ゲート
回路群の大規模集積回路装置とメモリ回路群の大
規模集積回路装置との間の相互配線が密になり、
信号の伝搬遅延が無視し得なくなること。第３
に、上記第２の欠点によりアクセスタイムの向上
が図れないこと。第４に、上記第１の欠点により
実装密度の増大が図れないこと等である。
本発明は上記諸欠点を排除することのできる全
く新規な大規模集積回路装置を提案することを目
的とするものである。
く新規な大規模集積回路装置を提案することを目
的とするものである。
上記目的に従い本発明は、マスタスライス大規
模集積回路基板内に、論理ゲート回路群およびメ
モリ回路群をそれぞれの領域に分けて混在せしめ
るマスタスライス大規模集積回路装置において、
前記メモリ回路群の領域を前記マスタスライス大
規模集積回路基板の中央部に設け、該メモリ回路
群の領域を前記論理ゲート回路群の領域によつて
包囲すると共に、該メモリ回路群の領域の上方
を、前記論理ゲート回路群内の論理ゲート間配線
領域の一部として使用することを特徴とするもの
である。
模集積回路基板内に、論理ゲート回路群およびメ
モリ回路群をそれぞれの領域に分けて混在せしめ
るマスタスライス大規模集積回路装置において、
前記メモリ回路群の領域を前記マスタスライス大
規模集積回路基板の中央部に設け、該メモリ回路
群の領域を前記論理ゲート回路群の領域によつて
包囲すると共に、該メモリ回路群の領域の上方
を、前記論理ゲート回路群内の論理ゲート間配線
領域の一部として使用することを特徴とするもの
である。
以下添付図面を参照しながら本発明を説明す
る。
る。
添付図は本発明に基づく大規模集積回路装置を
図解的に示す平面図である。本図において、１０
は大規模集積回路基板であり、基板１０内は論理
ゲート回路群を構成するための領域１１とメモリ
回路群を構成する領域１２とに区分される。いわ
ゆる、論理ゲート／メモリ混在形のマスタスライ
ス基板となる。図中の１３は通常の入出力用ピン
群を示す。一般に、従来の大規模集積回路基板で
は、領域１１に対応するものと、領域１２に対応
するものとが個別独立に存在しており、しかも領
域１１に対応する基板は結合すべきメモリ回路の
規模と無関係に画一的に形成されるので、論理ゲ
ート回路群を構成する基本回路素子のうち未使用
に終わるものが相当数に上ることはしばしば経験
するところである。これら未使用の基本回路素子
を集約すればその面積はかなり広いものとなる。
この面積に対応する領域はいわゆるデツド・スペ
ースとなるので、このデツド・スペース相当の領
域にメモリ回路群を形成しようというのが本発明
の発想でもある。またこの様な発想が成り立つの
は、一般にメモリ回路群は定型化された規則正し
いパターンからなり、後に新たな配線を形成する
ための作業は殆んど不要であることにもよる。
図解的に示す平面図である。本図において、１０
は大規模集積回路基板であり、基板１０内は論理
ゲート回路群を構成するための領域１１とメモリ
回路群を構成する領域１２とに区分される。いわ
ゆる、論理ゲート／メモリ混在形のマスタスライ
ス基板となる。図中の１３は通常の入出力用ピン
群を示す。一般に、従来の大規模集積回路基板で
は、領域１１に対応するものと、領域１２に対応
するものとが個別独立に存在しており、しかも領
域１１に対応する基板は結合すべきメモリ回路の
規模と無関係に画一的に形成されるので、論理ゲ
ート回路群を構成する基本回路素子のうち未使用
に終わるものが相当数に上ることはしばしば経験
するところである。これら未使用の基本回路素子
を集約すればその面積はかなり広いものとなる。
この面積に対応する領域はいわゆるデツド・スペ
ースとなるので、このデツド・スペース相当の領
域にメモリ回路群を形成しようというのが本発明
の発想でもある。またこの様な発想が成り立つの
は、一般にメモリ回路群は定型化された規則正し
いパターンからなり、後に新たな配線を形成する
ための作業は殆んど不要であることにもよる。
領域１１を形成する多数の論理ゲート（複数の
基本回路素子からなる）２１は、後に布設される
べき論理ゲート間配線を考慮して比較的粗な密度
で分散配置される。これに対し、領域１２を構成
する多数のメモリ回路素子２２は、前述の如く、
後に布設されるべきメモリ回路素子間配線は定型
化されているから、マスタとして初めから形成し
てしまうことができる。従つて領域１２内は比較
的高密度で構成できる。なお領域１１と領域１２
との面積配分比は、メモリ回路群の所要ビツト数
と、これに付随して必要とされる論理ゲート数と
を勘案して事前に定めておく必要がある。
基本回路素子からなる）２１は、後に布設される
べき論理ゲート間配線を考慮して比較的粗な密度
で分散配置される。これに対し、領域１２を構成
する多数のメモリ回路素子２２は、前述の如く、
後に布設されるべきメモリ回路素子間配線は定型
化されているから、マスタとして初めから形成し
てしまうことができる。従つて領域１２内は比較
的高密度で構成できる。なお領域１１と領域１２
との面積配分比は、メモリ回路群の所要ビツト数
と、これに付随して必要とされる論理ゲート数と
を勘案して事前に定めておく必要がある。
領域１１に関し、多数の論理ゲート２１は後に
布設されるべき論理ゲート間配線を考慮して比較
的粗な密度で分散配置せしめることを、既に述べ
た。ここに言う、後に布設されるべき論理ゲート
間配線は、多数の論理ゲート２１の部分を除く空
領域で行なわれるのが普通であるが、本発明の場
合、領域１２上もその空領域として利用できるの
である。なぜなら、メモリ回路群は初めからマス
タとして形成され、後に配線が必要となることは
殆んどないからである。この結果、論理ゲート回
路群の実装密度は実質的に向上できる。またこれ
に伴いメモリ回路群のメモリ容量も増大できる。
本図では、領域１２の位置を基板１０の中央と
し、その周辺を領域１１としたが、これに限定す
る必要はない。要するに、論理ゲート回路群を構
成する上で、論理ゲート間配線が集中するであろ
うことが予想される部分に領域１２を設定し、該
論理ゲート間配線の集中の緩和のために該領域１
２を提供すれば良い。然し一般には論理ゲート間
配線の集中が基板１０の中央で発生する場合が殆
んどであるから、やはり本図のとおり基板１０の
中央に領域１２を置くのが妥当と思われる。
布設されるべき論理ゲート間配線を考慮して比較
的粗な密度で分散配置せしめることを、既に述べ
た。ここに言う、後に布設されるべき論理ゲート
間配線は、多数の論理ゲート２１の部分を除く空
領域で行なわれるのが普通であるが、本発明の場
合、領域１２上もその空領域として利用できるの
である。なぜなら、メモリ回路群は初めからマス
タとして形成され、後に配線が必要となることは
殆んどないからである。この結果、論理ゲート回
路群の実装密度は実質的に向上できる。またこれ
に伴いメモリ回路群のメモリ容量も増大できる。
本図では、領域１２の位置を基板１０の中央と
し、その周辺を領域１１としたが、これに限定す
る必要はない。要するに、論理ゲート回路群を構
成する上で、論理ゲート間配線が集中するであろ
うことが予想される部分に領域１２を設定し、該
論理ゲート間配線の集中の緩和のために該領域１
２を提供すれば良い。然し一般には論理ゲート間
配線の集中が基板１０の中央で発生する場合が殆
んどであるから、やはり本図のとおり基板１０の
中央に領域１２を置くのが妥当と思われる。
以上説明したように本発明のマスタスライス大
規模集積回路装置によれば、結合度の強いメモリ
回路群と論理ゲート回路群とが同一基板内に置か
れるので信号の伝搬遅延が減少し、これに伴つて
アクセスタイムが向上するという利点がもたらさ
れる他、メモリ回路群の上方が配線領域として利
用できるので基板全体としての実装密度が向上す
るという利点ももたらされる。さらに、大量に使
用される端末装置あるいは入出力装置等の如く、
メモリ回路群として小容量で足りるものに対し
て、従来のメモリ専用の大規模集積回路を不要と
し、その結果、小形化、コストダウンがもたらさ
れる等の利点も期待される。
規模集積回路装置によれば、結合度の強いメモリ
回路群と論理ゲート回路群とが同一基板内に置か
れるので信号の伝搬遅延が減少し、これに伴つて
アクセスタイムが向上するという利点がもたらさ
れる他、メモリ回路群の上方が配線領域として利
用できるので基板全体としての実装密度が向上す
るという利点ももたらされる。さらに、大量に使
用される端末装置あるいは入出力装置等の如く、
メモリ回路群として小容量で足りるものに対し
て、従来のメモリ専用の大規模集積回路を不要と
し、その結果、小形化、コストダウンがもたらさ
れる等の利点も期待される。
添付図は本発明に基づくマスタスライス大規模
集積回路装置を図解的に示す平面図である。 図において１０は大規模集積回路基板、１１は
論理ゲート回路群を構成する領域、１２はメモリ
回路群を構成する領域、２１は論理ゲート、２２
はメモリ回路素子である。
集積回路装置を図解的に示す平面図である。 図において１０は大規模集積回路基板、１１は
論理ゲート回路群を構成する領域、１２はメモリ
回路群を構成する領域、２１は論理ゲート、２２
はメモリ回路素子である。
Claims (1)
- 【特許請求の範囲】 １ マスタスライス大規模集積回路基板内に、論
理ゲート回路群およびメモリ回路群をそれぞれの
領域に分けて混在せしめるマスタスライス大規模
集積回路装置において、 前記メモリ回路群の領域を前記マスタスライス
大規模集積回路基板の中央部に設け、該メモリ回
路群の領域を前記論理ゲート回路群の領域によつ
て包囲すると共に、該メモリ回路群の領域の上方
を、前記論理ゲート回路群内の論理ゲート間配線
領域の一部として使用することを特徴とするマス
タスライス大規模集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15097378A JPS5578561A (en) | 1978-12-08 | 1978-12-08 | Master-slice lsi circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15097378A JPS5578561A (en) | 1978-12-08 | 1978-12-08 | Master-slice lsi circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5578561A JPS5578561A (en) | 1980-06-13 |
| JPS6231501B2 true JPS6231501B2 (ja) | 1987-07-08 |
Family
ID=15508482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15097378A Granted JPS5578561A (en) | 1978-12-08 | 1978-12-08 | Master-slice lsi circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5578561A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57124463A (en) * | 1981-01-26 | 1982-08-03 | Nec Corp | Semiconductor device |
| JPS5882533A (ja) * | 1981-07-10 | 1983-05-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPS5919367A (ja) * | 1982-07-26 | 1984-01-31 | Toshiba Corp | メモリ付ゲ−トアレイ |
| JPS60127598A (ja) * | 1983-12-14 | 1985-07-08 | Toshiba Corp | 半導体集積回路装置 |
| JPH0695569B2 (ja) * | 1984-11-20 | 1994-11-24 | 富士通株式会社 | ゲ−トアレイｌｓｉ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342578A (en) * | 1976-09-27 | 1978-04-18 | Siemens Ag | Semiconductor chip for producing lsi |
| JPS53127285A (en) * | 1977-04-13 | 1978-11-07 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828365Y2 (ja) * | 1977-04-07 | 1983-06-21 | 富士通株式会社 | 集積回路装置 |
-
1978
- 1978-12-08 JP JP15097378A patent/JPS5578561A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342578A (en) * | 1976-09-27 | 1978-04-18 | Siemens Ag | Semiconductor chip for producing lsi |
| JPS53127285A (en) * | 1977-04-13 | 1978-11-07 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5578561A (en) | 1980-06-13 |
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