JPS60145641A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60145641A JPS60145641A JP59001274A JP127484A JPS60145641A JP S60145641 A JPS60145641 A JP S60145641A JP 59001274 A JP59001274 A JP 59001274A JP 127484 A JP127484 A JP 127484A JP S60145641 A JPS60145641 A JP S60145641A
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- JP
- Japan
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- memory
- wiring
- logic
- section
- circuit
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 230000010354 integration Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体集積回路装置に係り、特にメモリ回路
部および論理回路部をそれぞれの領域にわけて集積した
マスタスライス型半導体集積回路に関するものである。
部および論理回路部をそれぞれの領域にわけて集積した
マスタスライス型半導体集積回路に関するものである。
マスタスライス方式の半導体集積回路装置は、予め複数
の素子からなる基本セルを半導体基板に多数作ｐ込んで
おき、配線層並びに接続穴を変更することによシ所望の
回路動作を得ようとするもので、新たな機能の回路の要
望に対１〜．比較的１７１１単に対処出きる特徴を有し
ている。
の素子からなる基本セルを半導体基板に多数作ｐ込んで
おき、配線層並びに接続穴を変更することによシ所望の
回路動作を得ようとするもので、新たな機能の回路の要
望に対１〜．比較的１７１１単に対処出きる特徴を有し
ている。
このようなマスタスライス方式の半導体集積回路装置に
おいて、論理回路部、およびメモリ回路部をそれぞれの
領域に分けて集積することにより結合度の窩い論理回路
部とメモリ回路部を１ｉ１−チップ上に実装でき、論理
回路部とメモリ回路部を別のチップで構成し、相互配線
を行なった場合に比較して信号の伝搬遅延等に関して、
高性能なものとすることができる。
おいて、論理回路部、およびメモリ回路部をそれぞれの
領域に分けて集積することにより結合度の窩い論理回路
部とメモリ回路部を１ｉ１−チップ上に実装でき、論理
回路部とメモリ回路部を別のチップで構成し、相互配線
を行なった場合に比較して信号の伝搬遅延等に関して、
高性能なものとすることができる。
第１図に論理回路部とメモリ回路部をそれぞれの領域に
わけて集積した例を示す。図中１が論理回路部、２がメ
モリ回路部、３が配線領域４が入、出力回路部である。
わけて集積した例を示す。図中１が論理回路部、２がメ
モリ回路部、３が配線領域４が入、出力回路部である。
ところがマスタスライス方式の半導体集積回路において
、上記を実現する場合、メモリ回路部よりの信号線取シ
出し方向が一方向にかたよったり、信号線の本数が多数
になることが多いため、自動配線を行なうためには、メ
モリ回路と論理回路部の間にひろい配線領域を必要とし
、チップ集積密度向上がはかれない。
、上記を実現する場合、メモリ回路部よりの信号線取シ
出し方向が一方向にかたよったり、信号線の本数が多数
になることが多いため、自動配線を行なうためには、メ
モリ回路と論理回路部の間にひろい配線領域を必要とし
、チップ集積密度向上がはかれない。
本発明は上記事情を考慮してなされたもので、メモリ回
路部および論理回路部をそれぞれの領域にわけて集積し
たマスタスライス方式の半導体集積回路装置に適した半
導体集積回路装置を提供することを目的としている。
路部および論理回路部をそれぞれの領域にわけて集積し
たマスタスライス方式の半導体集積回路装置に適した半
導体集積回路装置を提供することを目的としている。
〔発明の概要〕
本発明によれば、メモリ部分の周辺回路部の配線は、メ
モリセル部の配線層より少ない配線層でおこなわれる。
モリセル部の配線層より少ない配線層でおこなわれる。
本発明によれば、従来技術に比べ、下記の効果が得られ
る。すなわち、メモリセル部は多層配線により、高密度
化をはかれ、メモリ部分の周辺回路部をメモリセル部よ
り少ない配線層で接続するため、メモリ部分の周辺回路
部を構成する配線層よシより上層の配線層をメモリ周辺
回路部、論理回路間、及び論理回路部同土間の配線領域
をすることが可能となり、予じめ用意しておく配線領域
を少さくすることができ５年積密度の向上がはかれるっ 〔発明の実施例〕 第２図に本発明全適用したマスタスライス方式による半
導体集積回路装置の１例を示す。
る。すなわち、メモリセル部は多層配線により、高密度
化をはかれ、メモリ部分の周辺回路部をメモリセル部よ
り少ない配線層で接続するため、メモリ部分の周辺回路
部を構成する配線層よシより上層の配線層をメモリ周辺
回路部、論理回路間、及び論理回路部同土間の配線領域
をすることが可能となり、予じめ用意しておく配線領域
を少さくすることができ５年積密度の向上がはかれるっ 〔発明の実施例〕 第２図に本発明全適用したマスタスライス方式による半
導体集積回路装置の１例を示す。
図において、１は論理回路部、２はメモリセル部、３は
メモリ部分と論理部との間の配線領域。
メモリ部分と論理部との間の配線領域。
４はＩ１０部、５はメモリ部分の周辺回路部（デコーダ
等）である。
等）である。
したがって本発明によると、メモリ部分の周辺回路上の
領域も配線領域として用いることにより、メモリ部分と
論理部との間の配線領域を小さくでき、論理部の面積の
増加がはかれ、チップの集積度の向上をはかることがで
きる。
領域も配線領域として用いることにより、メモリ部分と
論理部との間の配線領域を小さくでき、論理部の面積の
増加がはかれ、チップの集積度の向上をはかることがで
きる。
第１図は従来のマスタスライス方式による半導体集積回
路装置の平面図。 第２図は本発明の−実り着倒に係る半導体集積回路装置
の平面図である。 図において １ ・論理回路部、 ２ ・メモリセル部、 ３ メモリ部分と論理部との間の配線領域１４・・Ｉ１
０部。 ５・・・メモリ部分の周辺回路部。 代理人 弁理士 則近憲佑（他１名） 第１図 ３ 第 ２ 図
路装置の平面図。 第２図は本発明の−実り着倒に係る半導体集積回路装置
の平面図である。 図において １ ・論理回路部、 ２ ・メモリセル部、 ３ メモリ部分と論理部との間の配線領域１４・・Ｉ１
０部。 ５・・・メモリ部分の周辺回路部。 代理人 弁理士 則近憲佑（他１名） 第１図 ３ 第 ２ 図
Claims (3)
- （１）論理回路部およびメモリ回路部をそれぞれの領域
にわけて形成されているマスタスライス型半導体集積回
路装置において配線層が第１層から第ｎ層までの全部で
ｎ層のとき、メモリ回路部中のメモリセル部の配線ｆｍ
層で行ない、（ｍ≦ｎ）メモリ部分の周辺回路の配線を
に層（ｋ＜ｍ）で行なうことを特徴と−Ｃる半導体集積
回路装置。 - （２）前記配線層は３層であって、メモリセル部の配線
を２層で行ない、メモリ部分の周辺回路部の配線を１層
で行なうことを特徴とした前記特許請求の範囲第１項記
載の半導体集積回路装置。 - （３）前記メモリ部分の周辺回路上全論理回路部とメモ
リ回路部間及び論理回路量同士の配線領域として用いる
ことを特徴とした前記特許請求の範囲第１項記載又は第
２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001274A JPS60145641A (ja) | 1984-01-10 | 1984-01-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001274A JPS60145641A (ja) | 1984-01-10 | 1984-01-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145641A true JPS60145641A (ja) | 1985-08-01 |
Family
ID=11496878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001274A Pending JPS60145641A (ja) | 1984-01-10 | 1984-01-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145641A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01206647A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| JPH02112690A (ja) * | 1988-10-20 | 1990-04-25 | Tokico Ltd | スクロール式流体機械 |
| JPH03145584A (ja) * | 1989-10-30 | 1991-06-20 | Nippondenso Co Ltd | スクロール型圧縮機 |
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US6501127B2 (en) | 1998-03-27 | 2002-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device including a nonvolatile memory-cell array, and method of manufacturing the same |
-
1984
- 1984-01-10 JP JP59001274A patent/JPS60145641A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103282A (en) * | 1987-05-27 | 1992-04-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| US5477067A (en) * | 1987-05-27 | 1995-12-19 | Hitachi, Ltd. | Semiconductor IC device having a RAM interposed between different logic sections and by-pass signal lines extending over the RAM for mutually connecting the logic sections |
| JPH01206647A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| JPH02112690A (ja) * | 1988-10-20 | 1990-04-25 | Tokico Ltd | スクロール式流体機械 |
| JPH03145584A (ja) * | 1989-10-30 | 1991-06-20 | Nippondenso Co Ltd | スクロール型圧縮機 |
| US6501127B2 (en) | 1998-03-27 | 2002-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device including a nonvolatile memory-cell array, and method of manufacturing the same |
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