JPS60169150A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS60169150A JPS60169150A JP2281084A JP2281084A JPS60169150A JP S60169150 A JPS60169150 A JP S60169150A JP 2281084 A JP2281084 A JP 2281084A JP 2281084 A JP2281084 A JP 2281084A JP S60169150 A JPS60169150 A JP S60169150A
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- JP
- Japan
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- load driving
- output
- gate
- gates
- parallel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積回路に関し、特にマスタスライス式集積回
路におけるゲートアレイの出力ゲートの負荷駆動能力を
向上せしめるのに好適な集積回路に関する。
路におけるゲートアレイの出力ゲートの負荷駆動能力を
向上せしめるのに好適な集積回路に関する。
ＬＳＩの製作技術におけるマスタスライス方式は、少量
多品種の集積回路を効率よく開発するために、基本とな
る論理ゲートと結線用スペース（配線領域）を配置した
ＬＳＩをあらかじめ多量につくり、論理回路の構成に応
じて相互結線パターンのみを後で個別につくる方式であ
る。このようにしてＬＳＩの量産性と論理回路の多種類
性を両立させている。
多品種の集積回路を効率よく開発するために、基本とな
る論理ゲートと結線用スペース（配線領域）を配置した
ＬＳＩをあらかじめ多量につくり、論理回路の構成に応
じて相互結線パターンのみを後で個別につくる方式であ
る。このようにしてＬＳＩの量産性と論理回路の多種類
性を両立させている。
上記基本論理ゲートのグー１〜アレイについて、従来の
一般的なチップレイアウトを第１図に示す。
一般的なチップレイアウトを第１図に示す。
一般的にゲートアレイは、チップ１の中にポンディング
パッド２と外部論理ブロック３ａと内部論理ブロック４
と配線領域７が配置されている。
パッド２と外部論理ブロック３ａと内部論理ブロック４
と配線領域７が配置されている。
なお、内部論理ブロック４内の各ブロック間にも配線領
域が設けられているが、本図では省略しである。外部論
理ブロック３ａは、第１図Ａ部を拡大した第２図に示す
ように、出力ゲート５ａと入力ゲート６を１組とした複
数個のセルで構成される。この複数個のセルの電気的性
能（負荷駆動能力など）および実装面積は、セル酸Ｒ１
が容易にできるよう全て同一規格である。ポンディング
パッド２は、外部論理ブロック３ａのセルに対応して配
置されている。外部論理ブロック３ａは、配線により出
力ゲート５ａ、入力ゲート６または双方を使用すること
により双方ゲー１〜として任意に選択できる。したがっ
て、改削自由度は非１％’に良好であるが、出力ゲー１
−５ａまたは入カゲー１−６として使用する場合、一方
のゲートを使用しないため、ゲー１−の無駄ができる。
域が設けられているが、本図では省略しである。外部論
理ブロック３ａは、第１図Ａ部を拡大した第２図に示す
ように、出力ゲート５ａと入力ゲート６を１組とした複
数個のセルで構成される。この複数個のセルの電気的性
能（負荷駆動能力など）および実装面積は、セル酸Ｒ１
が容易にできるよう全て同一規格である。ポンディング
パッド２は、外部論理ブロック３ａのセルに対応して配
置されている。外部論理ブロック３ａは、配線により出
力ゲート５ａ、入力ゲート６または双方を使用すること
により双方ゲー１〜として任意に選択できる。したがっ
て、改削自由度は非１％’に良好であるが、出力ゲー１
−５ａまたは入カゲー１−６として使用する場合、一方
のゲートを使用しないため、ゲー１−の無駄ができる。
また、負荷駆動能力以上の負荷、例えばＢＰＵバス等を
ドライブする場合、ＬＳＩ（チップ１）の外に外部ドラ
イバが必要となる。
ドライブする場合、ＬＳＩ（チップ１）の外に外部ドラ
イバが必要となる。
外部ドライバを設けることなくＬＳＩ（チップ）から直
接ドライブでき、かつセル改削が容易にできるようにす
るためには、第３図に示した外部論理ブロック３ｂのよ
うに、最大の負荷駆動能力を有する出力ゲー１−５ｂに
合せて全出力ゲー１−を構成する必要がある（第３図中
、２．４．６．７は、それぞれ第１図と同様のポンディ
ングパッド、内部論理ブロック、入力ゲート、配線領域
である）。
接ドライブでき、かつセル改削が容易にできるようにす
るためには、第３図に示した外部論理ブロック３ｂのよ
うに、最大の負荷駆動能力を有する出力ゲー１−５ｂに
合せて全出力ゲー１−を構成する必要がある（第３図中
、２．４．６．７は、それぞれ第１図と同様のポンディ
ングパッド、内部論理ブロック、入力ゲート、配線領域
である）。
このため、本来小さな負荷駆動能力で済む出力ゲートも
最大負荷駆動能力を有する出力ゲートで構成され、セル
実装面積が非常に大きくなる。
最大負荷駆動能力を有する出力ゲートで構成され、セル
実装面積が非常に大きくなる。
また、出力ゲートのセル実装面積が大きくならないよう
にするため、第４図に示した外部論理ブロック３ｃのよ
うに、必要な負荷駆動能力に合せて大きさの異なる出力
ゲー１−５ｃ、５ｃ’、５ｃ“を設計した場合、ゲート
アレイのピン仕様が制限されるため、グー１ヘアレイの
特長である設言１自山度がなくなる欠点がある。
にするため、第４図に示した外部論理ブロック３ｃのよ
うに、必要な負荷駆動能力に合せて大きさの異なる出力
ゲー１−５ｃ、５ｃ’、５ｃ“を設計した場合、ゲート
アレイのピン仕様が制限されるため、グー１ヘアレイの
特長である設言１自山度がなくなる欠点がある。
本発明の目的は、上記のような従来技術の欠点を解消し
、改削自由度を損なうことなく、かつ出力ゲートのセル
実装面積を拡大することなく任意の出力の負荷駆動能力
を大きくすることにある。
、改削自由度を損なうことなく、かつ出力ゲートのセル
実装面積を拡大することなく任意の出力の負荷駆動能力
を大きくすることにある。
上記目的を達成するため、本発明による集積回路は、配
線領域と、負荷駆動能力の等しい複数個の出力ゲー１〜
とを有するグー１〜アレイにおいて、必要とする負荷駆
動能力に応じて前記出力ゲートを前記配線領域を用いて
複数個並列せしめることにより、出力ゲートの負荷駆動
能力を任意に設定したことに特徴がある。
線領域と、負荷駆動能力の等しい複数個の出力ゲー１〜
とを有するグー１〜アレイにおいて、必要とする負荷駆
動能力に応じて前記出力ゲートを前記配線領域を用いて
複数個並列せしめることにより、出力ゲートの負荷駆動
能力を任意に設定したことに特徴がある。
以下、本発明の一実施例を図面に基づいて説明する。
第５図は５本発明の一実施例を示すグー１〜アレイのチ
ップレイアラ１へを示す図である。
ップレイアラ１へを示す図である。
ｌはチップ、２ｄ’、２ｄ″はポンディングパッド、３
ｄは外部論理ブロック、４は内部論理ブロック、５ａは
出力ゲー１−１６は入カゲー１−である。
ｄは外部論理ブロック、４は内部論理ブロック、５ａは
出力ゲー１−１６は入カゲー１−である。
７は内部論理ブロック４と外部論理ブロック３ｄ間を種
々のパターンで配線するための配線領域である。
々のパターンで配線するための配線領域である。
各出力ゲー１−５８、および、各入力ゲー１−６は、そ
れぞれ同一規格であり、負荷駆動能力、実装面積等は統
一されている。これは、出力ゲート５ａと入カゲー１−
６とを１組としたセルの設Ｒ１を容易にするためである
。ボンデイングパノ＋：２ｄ’。
れぞれ同一規格であり、負荷駆動能力、実装面積等は統
一されている。これは、出力ゲート５ａと入カゲー１−
６とを１組としたセルの設Ｒ１を容易にするためである
。ボンデイングパノ＋：２ｄ’。
ｄ ＩＪは各セルに対応して設けられている。
第６図は、第５図に示した外部論理ブロック３ｄのＤ部
分を拡大した図である。
分を拡大した図である。
内部論理ブロック４からの出力信号等が、各出力ゲート
５ａの負荷駆動能力より大きな負荷駆動能力を要する場
合、本実施例では、必要とする負荷駆動能力に応じて複
数個の出力ゲート５ａを配線領域７を用いて並列に接続
する。第６図では。
５ａの負荷駆動能力より大きな負荷駆動能力を要する場
合、本実施例では、必要とする負荷駆動能力に応じて複
数個の出力ゲート５ａを配線領域７を用いて並列に接続
する。第６図では。
出力信号Ｓ、が１個の出力ゲーｈ ５ ａの負荷駆動能
力より３倍大きな負荷駆動能力を要する場合であり、３
倍の負荷駆動能力を得るために出力ゲー１−５８を３個
並列に接続している。同様に、出力信号ｓ２は出力ゲー
１−５ａの負荷駆動能力の２倍の負荷駆動能力を要する
ため、２個の出力ゲー１−５８を並列接続している。
力より３倍大きな負荷駆動能力を要する場合であり、３
倍の負荷駆動能力を得るために出力ゲー１−５８を３個
並列に接続している。同様に、出力信号ｓ２は出力ゲー
１−５ａの負荷駆動能力の２倍の負荷駆動能力を要する
ため、２個の出力ゲー１−５８を並列接続している。
このように、並列接続する出力ゲー１〜５ａの個数を変
えることにより、任意の大きさの負荷駆動能力を設定す
ることができる。また、出力ゲート５ａ１個当りの負荷
駆動能力そのものは小さくても済み、その面積も小さく
できるので、負荷駆動能力を大きくするために出力ゲー
１−５８のセル実装面積を拡大する必要はない。さらに
、チップｌのサイズを大きくすることなく出力ゲートの
負荷駆動能力を変えることができるため、製造歩留りが
良くなる。
えることにより、任意の大きさの負荷駆動能力を設定す
ることができる。また、出力ゲート５ａ１個当りの負荷
駆動能力そのものは小さくても済み、その面積も小さく
できるので、負荷駆動能力を大きくするために出力ゲー
１−５８のセル実装面積を拡大する必要はない。さらに
、チップｌのサイズを大きくすることなく出力ゲートの
負荷駆動能力を変えることができるため、製造歩留りが
良くなる。
なお、並列接続された出力ゲーｈ ５ ａの出力端はポ
ンディングパッド２ｄ′に接続する。余ったポンディン
グパッド２ｄ“には残りの入カゲー１−６を接続するの
で、ボンデイングパソド緒よびゲートを無駄にすること
がなく、設計自由度が大きく、効率の良いグー１−アレ
イを実現することができる。
ンディングパッド２ｄ′に接続する。余ったポンディン
グパッド２ｄ“には残りの入カゲー１−６を接続するの
で、ボンデイングパソド緒よびゲートを無駄にすること
がなく、設計自由度が大きく、効率の良いグー１−アレ
イを実現することができる。
以上説明したように、本発明によれば、必要とする負荷
駆動能力に応じて出力ゲートを配線領域を用いて複数個
並列に接続することにより、設計自由度を損なうことな
く、かつ出力ゲートのセル実装面積を拡大することなく
任意の出力の負荷駆動能力を大きくすることができ、大
きな負荷駆動能力を要する場合にもＬＳＩの外にドライ
バを設ける必要がなくなる。
駆動能力に応じて出力ゲートを配線領域を用いて複数個
並列に接続することにより、設計自由度を損なうことな
く、かつ出力ゲートのセル実装面積を拡大することなく
任意の出力の負荷駆動能力を大きくすることができ、大
きな負荷駆動能力を要する場合にもＬＳＩの外にドライ
バを設ける必要がなくなる。
第１図は従来のゲートアレイのチップレイアウトを示す
図、第２図は第１図Ａ部の拡大図、第３図、第４図はそ
れぞれ負荷駆動能力を大きくするだめの従来の実施例を
示す図、第５図は本発明による集積回路（ゲートアレイ
）の一実施例を示す図、第６図は第５図り部の拡大図で
ある。 ２ｄ’、２ｄ” ：ボンディングパッド、３ｄ：外部論
理ブロック、４：内部論理ブロック、５ａ：出力ゲート
、６：入力ゲート、７：配線領域、ＳＩタ Ｓ２ ：出
力信号。 第 １ 図 第 ２ 図 第 ３ 図 画４図 第 ５ 図 第 ６ 図
図、第２図は第１図Ａ部の拡大図、第３図、第４図はそ
れぞれ負荷駆動能力を大きくするだめの従来の実施例を
示す図、第５図は本発明による集積回路（ゲートアレイ
）の一実施例を示す図、第６図は第５図り部の拡大図で
ある。 ２ｄ’、２ｄ” ：ボンディングパッド、３ｄ：外部論
理ブロック、４：内部論理ブロック、５ａ：出力ゲート
、６：入力ゲート、７：配線領域、ＳＩタ Ｓ２ ：出
力信号。 第 １ 図 第 ２ 図 第 ３ 図 画４図 第 ５ 図 第 ６ 図
Claims (1)
- （１）配線領域と、負荷駆動能力の等しい複数個の出力
ゲートとを有するゲートアレイにおいて、必要とする負
荷駆動能力に応己て前記出力ゲー１へを前記配線領域を
用いて複数個並列に接続せしめたことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281084A JPS60169150A (ja) | 1984-02-13 | 1984-02-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2281084A JPS60169150A (ja) | 1984-02-13 | 1984-02-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60169150A true JPS60169150A (ja) | 1985-09-02 |
Family
ID=12093044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2281084A Pending JPS60169150A (ja) | 1984-02-13 | 1984-02-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169150A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180141A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | モノリシツク集積回路 |
| JPS62217630A (ja) * | 1986-03-19 | 1987-09-25 | Hitachi Ltd | 半導体集積回路 |
| JPS62256454A (ja) * | 1986-04-30 | 1987-11-09 | Toshiba Corp | 出力バツフア機能を有する大規模集積回路 |
| JPS63140551A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63169742A (ja) * | 1987-01-07 | 1988-07-13 | Mitsubishi Electric Corp | Ｃｍｏｓゲ−トアレイ |
| US4942317A (en) * | 1988-05-16 | 1990-07-17 | Kabushiki Kaisha Toshiba | Master slice type semiconductor integrated circuit having 2 or more I/O cells per connection pad |
-
1984
- 1984-02-13 JP JP2281084A patent/JPS60169150A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180141A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | モノリシツク集積回路 |
| JPS62217630A (ja) * | 1986-03-19 | 1987-09-25 | Hitachi Ltd | 半導体集積回路 |
| JPS62256454A (ja) * | 1986-04-30 | 1987-11-09 | Toshiba Corp | 出力バツフア機能を有する大規模集積回路 |
| JPS63140551A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63169742A (ja) * | 1987-01-07 | 1988-07-13 | Mitsubishi Electric Corp | Ｃｍｏｓゲ−トアレイ |
| US4942317A (en) * | 1988-05-16 | 1990-07-17 | Kabushiki Kaisha Toshiba | Master slice type semiconductor integrated circuit having 2 or more I/O cells per connection pad |
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