JPS63140551A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS63140551A
JPS63140551A JP61287337A JP28733786A JPS63140551A JP S63140551 A JPS63140551 A JP S63140551A JP 61287337 A JP61287337 A JP 61287337A JP 28733786 A JP28733786 A JP 28733786A JP S63140551 A JPS63140551 A JP S63140551A
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JP
Japan
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output buffer
buffer circuits
bit configuration
data
input
Prior art date
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Pending
Application number
JP61287337A
Other languages
English (en)
Inventor
Isato Ikeda
勇人 池田
Kazuhiro Tsukamoto
塚本　和宏
Masaki Kumanotani
正樹 熊野谷
Yasuhiro Konishi
康弘 小西
Hiroyuki Yamazaki
山崎　宏之
Katsumi Dosaka
勝己 堂阪
Masaki Shimoda
下田　正喜
Hideto Hidaka
秀人 日高
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61287337A priority Critical patent/JPS63140551A/ja
Publication of JPS63140551A publication Critical patent/JPS63140551A/ja
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    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ボンディングによって異なるビット構成に
切換えが可能な半導体記憶装置に関するものである。
［従来の技術］ たとえば１ビツト構成の半導体メモリと４ビツト構成の
半導体メモリを量産する場合、両者を同一の素子として
同一工程で製造し、ボンディング工程の際に接続の仕方
を換えることによって、１ビツト構成の半導体メモリと
して完成させるか４ビツト構成の半導体メモリとして完
成させるかを選択できるようにすることがある。
第２図（ａ）、（ｂ）はボンディングの際にビット幅を
１ビツト構成および４ビツト構成に切換えが可能な従来
の半導体記憶装置を説明するための図であり、第２図（
ａ）は４ビツト構成にボンディングした場合、第２図（
ｂ）は１ビツト構成にボンディングした場合を示してい
る。半導体チップ上には、メモリセル内のデータを出力
する複数の出力バッファ回路１ａ、２，３．４が形成さ
れており、各出力バッファ回路１ａ、　　２．　３．　
４は半導体チップ上に金属薄膜により形成された小さな
面積のポンディングパッド５．　６．　７．　８に接続
されている。半導体チップのパッケージには、半導体チ
ップ内のメモリセルに外部からデータを書込んだりメモ
リセル内のデータを外部に読出したりするための入出力
用の外部端子９．　１０．　１１．１２が設けられてい
る。４つの出力バッファ回路１ａ、２，３．４のうちの
１つの出力バッファ回路１ａは他の３つの出力バッファ
回路２，３゜４よりも大きな駆動能力を有するように構
成されている。
第２図（ａ）においては、各出力バッフ７回路Ｉａ、２
．３．４に接続されたポンディングパッド５．　６．　
７．　Ｆ３と外部端子９．　１０．　１１．　１２とが
それぞれボンディングワイヤ１３，１４゜１５．１６に
よって接続されて４ビツト構成とされている。また、第
２図（ｂ）においては、駆動能力の大きい出力バッファ
回路１ａに接続されたポンディングパッド５のみが１つ
の外部端子９にボンディングワイヤ１３によって接続さ
れて１ビツト構成とされている。
第２図（ａ）のように接続した場合には、チップ内の４
つの異なるメモリブロックから読出された４つのデータ
が出力バッファ回路１ａ、　　２．　３゜４によってそ
れぞれ増幅され、ポンディングパッド５．６，７．８に
出力される。これらのデータがさらにボンディングワイ
ヤ１３，１４，１５゜１６を通して外部端子９，１０．
１１．１２にそれぞれ伝達される。一方、外部から半導
体チップ内のメモリセルにデータを書込む場合には、前
記外部端子９，１０，１１．１２およびポンディングパ
ッド５，６，７．８を通して入力バッファ回路（図示せ
ず）にデータが入力され、そのデータがさらにメモリセ
ル内に入力される。すなわち、４ビツト構成の場合には
、外部端子９．１０，１１．１２およびポンディングパ
ッド５，６，７゜８がデータの読出しおよび書込みの両
方に用いられる。
また、第２図（ｂ）のように接続した場合には、チップ
内の１つのメモリセルブロックから続出されたデータが
出力バッファ回路１ａによって増幅され、ポンディング
パッド５に出力される。このデータがさらにボンディン
グワイヤ１３を通して外部端子９に伝達される。このと
き他の３つの出力バッファ回路２．３．４は内部回路に
よって動作しないように制御されている。一方、外部か
ら半導体チップ内のメモリセルにデータを書込む場合に
は、入力用の外部端子（図示せず）およびポンディング
パッド（図示せず）を通して入力バッファ回路（図示せ
ず）にデータが入力され、さらにそのデータがメモリセ
ル内に人力される。すなわち、１ビツト構成の場合は、
データの読出しと書込みとで別個の外部端子およびポン
ディングパッドが用いられている。
［発明が解決しようとする問題点］ 一般に、ビット幅が１ビツト構成であるチップにおける
出力バッファ回路は、４ビツト構成時の１つの出力バッ
ファ回路よりも大きな駆動能力が要求される。そのため
、１ビツト構成時用の出力バッファ回路を４ビツト構成
時の出力バッファ回路と別に設けると、回路面積が著し
く増大する。
そこで、通常は４ビツト構成時と１ビツト構成時の出力
バッファ回路を別に設けずに、上記のように４ビツト構
成時の出力バッファ回路のうち、１つの出力バッファ回
路のトランジスタのチャネル幅を大きくし、すなわち駆
動力を大きくして１ビツト構成時にこの出力バッフ７回
路を使用することで対処していた。
しかしながら、４つの出力バッファ回路のうちの１つの
駆動能力を大きくするためには回路面積を大きくする必
要があるという問題があった。また、４ビツト構成時に
おいてデータの書込みを行なう場合には、外部端子には
出力バッファ回路が接続されているので、駆動能力の大
きい出力バッファ回路が接続されている外部端子の入力
容量が他の外部端子よりも大きくなるという問題があっ
た。
この発明は上記のような間居点を解消するためになされ
たもので、チップ上で出力バッファ回路の占める面積を
大きくすることなく、ビット構成を切換えた場合にも所
定の駆動力を得ることができ、また、データの書込みを
行なう場合にも特定の外部端子の入力容量が大きくなら
ない半導体記憶装置を得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、データ入出力用の外
部端子と駆動能力の等しい出力バッファ回路とを最大の
ビット構成時におけるビット数と同数ずつ設け、次のよ
うにボンディングすることによってビット構成を切換え
るものである。最大のビット構成時においては、各出力
バッフ７回路を対応する外部端子にそれぞれボンディン
グによって接続する。そして、それ以外のビット構成時
においては、必要なビット数と同数の外部端子を選択す
るとともに各外部端子に対してそれぞれ複数の出力バッ
ファ回路を選択し、各外部端子をそれぞれ複数の出力バ
ッファ回路にボンディングによって接続する。
［作用コ この発明に係る半導体記憶装置においては、駆動能力の
等しい出力バッフ７回路を最大のビット構成時における
ビット数と同数設けているので、チップ上ですべての出
力バッファ回路の占める面積が等しくなる。しかも、最
大のビット構成時以外のビット構成時には、必要とする
外部端子に対してそれぞれ数数の出力バッファ回路を接
続しているので、チップ上で出力バッファ回路の占める
面積を大きくすることなく大きな駆動力を得ることがで
きる。また、データを入出力用の外部端子からメモリセ
ル内に書込む場合にも、各外部端子に接続されている出
力バッファ回路はすべて同じ駆動能力を有するので、外
部端子の入力容量も等しくなる。
［実施例］ 以下、この発明の一実施例を図面を用いて説明する。
第１図（ａ）、　　（ｂ）は、ボンディングによって１
ビツト構成または４ビツト構成に切換え可能なこの発明
による半導体記憶装置の構成を説明するための図である
。第１図（ａ）は４ビツト構成にボンディングした場合
、第１図（ｂ）は１ビツト構成にボンディングした場合
を示している。
半導体チップ上には、メモリセル内のデータを出力する
複数の出力バッファ回路１．　２．　３．　４が形成さ
れている。これらの出力バッファ回路１゜２．３．４は
すべて同じ大きさの駆動能力を有している。そしてこれ
らの出力バッフ７回路１，２゜３．４は、半導体チップ
上に金属薄膜により形成されたポンディングパッド５，
６，７．８にそれぞれ接続されている。また、半導体チ
ップのパッケージには、半導体チップ内のメモリセルに
外部からデータを書込んだりメモリセル内のデータを外
部に読出したりするための入出力用の外部端子９．１０
，１１．１２が設けられている。
第１図（ａ）においては、各出力バッファ回路１．２，
３．４に接続されたポンディングパッド５．６．７．８
と外部端子９，１０，１１．１２とが、それぞれポンデ
ィグワイヤ１３，１４，１５．１６によって接続されて
４ビツト構成とされている。また、第１図（ｂ）におい
ては、２つの出力バッフ７回路１．２にそれぞれ接続さ
れたポンディングパッド５，６と１つの外部端子９とが
ボンディングワイヤ１７．１８によって接続されて１ビ
ツト構成とされている。
第１図（ａ）のように接続した場合には、チップ内の４
つの異なるメモリセルブロックから読出された４つのデ
ータが、出力バッファ回路１，２゜３．４によってそれ
ぞれ増幅され、ポンディングパッド５，６，７．８に出
力される。これらのデータがさらにボンディングワイヤ
１３，１４，１５．１６を通して外部端子９，１０，１
１．１２にそれぞれ伝達される。また、第１図（ｂ）の
ように接続した場合には、チップ内の１つのメモリセル
ブロックから読出されたデータが、内部回路によって２
つの出力バッファ回路１．２に入力され、ポンディング
パッド５．６に同一のデータとして出力される。２つの
ポンディングパッド５゜６に出力されたデータは、それ
ぞれのボンディングワイヤ１７．１８を通して１つの外
部端子９に伝達される。この場合、外部端子９は２つの
出力バッファ回路１．２によって駆動されることとなり
、充分な駆動力が得られる。
また、図示していないが、各ポンディングパッド５，６
，７．８には入力バッファ回路が接続されており、４ビ
ツト構成時において外部からメモリセル内にデータを書
込む場合には、外部端子９゜１０．１１．１２およびポ
ンディングパッド５゜６、　７．　８を通して入力バッ
ファ回路にデータが入力され、このデータがさらにメモ
リセル内に入力される。それに対して、１ビツト構成時
において外部からメモリセル内にデータを書込む場合に
は、入力用の外部端子（図示せず）およびポンディング
パッド（図示せず）を通して入力バッファ回路（図示せ
ず）にデータが入力され、このデータがさらにメモリセ
ル内に人力される。
このように、すべての出力バッファ回路１，２゜３．４
を同じ駆動能力としたので、出力バッファ回路の占める
面積が増加することなく、また４ビツト構成時において
データの書込みを行なう場合にも１つの外部端子のみ入
力容量が大きくなるということもない。
なお、上記実施例においては、ボンディングによって１
ビツト構成または４ビツト構成に切換え可能な半導体記
憶装置について説明したが、この発明は、その他のビッ
ト構成の場合にも適用され、上記実施例と同様の効果を
奏する。
また、上記実施例においては、出力バッファ回路を２つ
用いて１ビツト構成時の出力を行なっているが、出力バ
ッファ回路を３つ以上用いて出力を行なってもよい。
［発明の効果］ 以上のようにこの発明によれば、駆動能力の等しい出力
バッファ回路を最大のビット構成時におけるビット数と
同数設け、最大のビット構成時以外のビット構成時には
、必要とする各外部端子に対してそれぞれ複数の出力バ
ッファ回路を接続しているので、チップ上で出力バッフ
ァ回路の占める面積を大きくすることなく充分な駆動力
を得ることができる。また、各外部端子に接続されてい
る出力バッファ回路はすべて等しいものであるので、そ
の外部端子からデータを書込む場合においては各外部端
子の入力容量はすべて等しくなり、特定の外部端子の入
力容量が他の外部端子の入力容量よりも高くなることが
ない。
【図面の簡単な説明】
第１図（ａ）および（ｂ）はこの発明に係る半導体記憶
装置の一実施例を説明するための図であり、第１図（ａ
）は４ビツト構成時、第１図（ｂ）は１ビツト構成時で
ある。第２図（ａ）および（ｂ）は従来の半導体記憶装
置を説明するための図であり、第２図（ａ）は４ビツト
構成時、第２図（ｂ）は１ビツト構成時である。 図において、１，２，３．４は出力バッフ７回路、５，
６，７．８はポンディングパッド、９゜１０．１１．１
２は外部端子、１３，１４，１５゜１６．１７．１８は
ボンディングワイヤである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）ボンディングによって異なる数のビット構成に切
    換え可能な半導体記憶装置であって、最大のビット構成
    時におけるビット数と同数のデータ入出力用の外部端子
    と、前記外部端子と一対一に対応し駆動能力の等しい出
    力バッファ回路とを備え、最大のビット構成時において
    は、各出力バッファ回路を各外部端子にボンディングに
    よって接続し、それ以外のビット構成時においては、必
    要なビット数と同数の外部端子を選択するとともに各外
    部端子に対して複数の出力バッファ回路を選択し、各外
    部端子をそれぞれ複数の出力バッファ回路にボンディン
    グによって接続することにより、ビット構成を切換える
    ことができる半導体記憶装置。
JP61287337A 1986-12-01 1986-12-01 半導体記憶装置 Pending JPS63140551A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129121A (ja) * 2008-11-27 2010-06-10 Fujitsu Microelectronics Ltd 半導体メモリ

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JPS5919367A (ja) * 1982-07-26 1984-01-31 Toshiba Corp メモリ付ゲ−トアレイ
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