JPS5842557B2 - ランダムアクセスメモリ回路 - Google Patents
ランダムアクセスメモリ回路Info
- Publication number
- JPS5842557B2 JPS5842557B2 JP55007340A JP734080A JPS5842557B2 JP S5842557 B2 JPS5842557 B2 JP S5842557B2 JP 55007340 A JP55007340 A JP 55007340A JP 734080 A JP734080 A JP 734080A JP S5842557 B2 JPS5842557 B2 JP S5842557B2
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- JP
- Japan
- Prior art keywords
- ram
- data
- terminal
- cell
- random access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Description
【発明の詳細な説明】
本発明はランダムアクセスメモリ（以下ＲＡＭと略称す
る。
る。
）回路に係り、特にＲＡＭセル相互のデータバスライン
構成に関する。
構成に関する。
一般にＲＡＭ回路においては、ＲＡＭセルをマトリクス
状に配置し、データの読出しおよび書込みはパスライン
を介して行なうように構成されている。
状に配置し、データの読出しおよび書込みはパスライン
を介して行なうように構成されている。
このような回路構成において、１個のセルに接続される
パスラインの数は、２本もしくは１本であり、前者の回
路例を第１図ａに、また後者の例を第１図すに示す。
パスラインの数は、２本もしくは１本であり、前者の回
路例を第１図ａに、また後者の例を第１図すに示す。
なおこの図ではパスライン構成が強調されており、セル
選択用信号ラインの図示は省略されている。
選択用信号ラインの図示は省略されている。
第１図ａのＲＡＭ回路では、各ＲＡＭセル１のデータ書
込み端子■が書込みパスライン２に、またデータ読出し
端子Ｏが読出しパスライン３に接続されているので、第
１図すの回路に比べてパスラインの数が２倍必要となり
、周辺回路を含めてより多大の面積を要することから、
大規模集積化に対しては不利である。
込み端子■が書込みパスライン２に、またデータ読出し
端子Ｏが読出しパスライン３に接続されているので、第
１図すの回路に比べてパスラインの数が２倍必要となり
、周辺回路を含めてより多大の面積を要することから、
大規模集積化に対しては不利である。
一方、第１図すのＲＡＭ回路では、各ＲＡＭセル４は入
出力兼用のパスライン５を介してデータの読出しおよび
書込みが行なわれるため、特に読出しのときにＲＡＭセ
ルにデータを書込まないような配慮が必要となる。
出力兼用のパスライン５を介してデータの読出しおよび
書込みが行なわれるため、特に読出しのときにＲＡＭセ
ルにデータを書込まないような配慮が必要となる。
このことは多くの場合、回路の複雑さと設計の煩雑さを
引き起こし、好ましいことではない。
引き起こし、好ましいことではない。
本発明は上記の事情に鑑みてなされたもので、パスライ
ンの数が少なくて済み、ＲＡＭセルからデータを読出す
ときにデータが書込まれるおそれがなく回路設計が容易
なＲＡＭ回路を提供するものである。
ンの数が少なくて済み、ＲＡＭセルからデータを読出す
ときにデータが書込まれるおそれがなく回路設計が容易
なＲＡＭ回路を提供するものである。
以下図面を参照して本発明の一実施例を詳細に説明する
。
。
第２図において、６１〜６１はそれぞれデータ書込み端
子■およびデータ読出し端子６を有するＲＡＭセルであ
ってマトリクス状に配置されている。
子■およびデータ読出し端子６を有するＲＡＭセルであ
ってマトリクス状に配置されている。
各ＲＡＭセル６１〜６１は上記書込み端子■、読出し端
子Ｏがそれぞれ異なるデータバスラインに接続されてい
る。
子Ｏがそれぞれ異なるデータバスラインに接続されてい
る。
すなわちに行目（ｋは正の整数）の各ＲＡＭセル６にの
書込み端子■に接続される（ｋ＋１）番目のパスライン
７（ｋ＋１）には（ｋ＋１）行目の各ＲＡＭセル（６に
＋１相当）の各読出し端子面が接続され、また（ｋ＋１
）行目の各ＲＡＭセル６（ｋ＋１）の各書込み端子ｌに
接続される（ｋ＋２）番目のパスライン（７に＋２相当
）には（ｋ＋２）行目の各ＲＡＭセル（６に＋２相当）
の各読出し端子面が接続されている。
書込み端子■に接続される（ｋ＋１）番目のパスライン
７（ｋ＋１）には（ｋ＋１）行目の各ＲＡＭセル（６に
＋１相当）の各読出し端子面が接続され、また（ｋ＋１
）行目の各ＲＡＭセル６（ｋ＋１）の各書込み端子ｌに
接続される（ｋ＋２）番目のパスライン（７に＋２相当
）には（ｋ＋２）行目の各ＲＡＭセル（６に＋２相当）
の各読出し端子面が接続されている。
このようにして、いまＲＡＭセルが１行目（ｌは正の整
数）まであるとすれば、２番目から１番目までのパスラ
イン７□〜７１は、相隣り合う行のＲＡＭセルの読出し
および書込みを兼用する共通のパスラインとなる。
数）まであるとすれば、２番目から１番目までのパスラ
イン７□〜７１は、相隣り合う行のＲＡＭセルの読出し
および書込みを兼用する共通のパスラインとなる。
そして１番目のパスライン７□は１行目の各ＲＡＭセル
６１の各読出し端子石に接続されて読出し専用ラインと
なり、（ｌ＋１）番目のパスライン７ （Ａ’＋１ ）
は１行目の各ＲＡＭセル６１の各書込み端子Ｏに接続さ
れて書込み専用ラインとなっている。
６１の各読出し端子石に接続されて読出し専用ラインと
なり、（ｌ＋１）番目のパスライン７ （Ａ’＋１ ）
は１行目の各ＲＡＭセル６１の各書込み端子Ｏに接続さ
れて書込み専用ラインとなっている。
なお第２図はパスライン構成が強調されており、セル選
択用信号ラインの図示は省略されている。
択用信号ラインの図示は省略されている。
また前記各ＲＡＭセル６１〜６１は書込み端子■と読出
し端子Ｏとを個別に有しているものであればよく、それ
ぞれたとえば第３図に示すように接続されたＰ型ＭＯ８
ＦＥＴよりなるトランスファゲート８、Ｎ型ＭＯ８ＦＥ
Ｔよりなるトランスファゲート９、インバータ１０、ク
ロックドインバータ１１．１２に、図示の如く書込み信
号Ｗ１その反転信号Ｗ１読出し信号Ｒ１その反転信号Ｒ
が供給されるスタティック型ＣＭＯＳメモリで実現でき
る。
し端子Ｏとを個別に有しているものであればよく、それ
ぞれたとえば第３図に示すように接続されたＰ型ＭＯ８
ＦＥＴよりなるトランスファゲート８、Ｎ型ＭＯ８ＦＥ
Ｔよりなるトランスファゲート９、インバータ１０、ク
ロックドインバータ１１．１２に、図示の如く書込み信
号Ｗ１その反転信号Ｗ１読出し信号Ｒ１その反転信号Ｒ
が供給されるスタティック型ＣＭＯＳメモリで実現でき
る。
而して上記構成のＲＡＭ回路においては、ｋ行目の各Ｒ
ＡＭ６には、（ｋ＋１）番目のパスライン７（ｋ＋１）
から書込みデータが入力され、その読出しデータはに番
目のパスライン７ｋに出力し、（ｋ＋１）行目の各ＲＡ
Ｍ６（ｋ＋１）は（ｋ＋２）番目のパスライン７（ｋ＋
２）から書込みデータが入力され、その読出しデータは
（ｋ＋１）番目のパスライン７（ｋ＋１）に出力する。
ＡＭ６には、（ｋ＋１）番目のパスライン７（ｋ＋１）
から書込みデータが入力され、その読出しデータはに番
目のパスライン７ｋに出力し、（ｋ＋１）行目の各ＲＡ
Ｍ６（ｋ＋１）は（ｋ＋２）番目のパスライン７（ｋ＋
２）から書込みデータが入力され、その読出しデータは
（ｋ＋１）番目のパスライン７（ｋ＋１）に出力する。
したがってこのようなＲＡＭ回路によれば、ＲＡＭセル
が１行まである場合にパスラインの数は（ｌ＋１）本で
よく、第１図ａに示した従来ＣＲＡＭ回路におけるよう
なＲＡＭセル１個に対しテハスラインが１本の場合に比
べて僅かに１本たけパスラインが増加するだけで済むた
め、大規模集積化に有利である。
が１行まである場合にパスラインの数は（ｌ＋１）本で
よく、第１図ａに示した従来ＣＲＡＭ回路におけるよう
なＲＡＭセル１個に対しテハスラインが１本の場合に比
べて僅かに１本たけパスラインが増加するだけで済むた
め、大規模集積化に有利である。
また上記ＲＡＭ回路によれば、各ＲＡＭセルの書込み端
子■および読出し端子Ｏがそれぞれ異なるパスラインに
接続されるため、ＲＡＭセルからデータを読出すときに
このＲＡＭセルにデータが書込まれてしまうということ
もなく、回路設計が容易となる。
子■および読出し端子Ｏがそれぞれ異なるパスラインに
接続されるため、ＲＡＭセルからデータを読出すときに
このＲＡＭセルにデータが書込まれてしまうということ
もなく、回路設計が容易となる。
上述したように本発明は、それぞれデータ書込み端子お
よびデータ読出し端子を備えた複数個のＲＡＭセルを有
するＲＡＭ回路において、各ＲＡＩｌｖセルのデータ書
込み端子およびデータ読出し端子をそれぞれ異なるデー
タバスラインに接続し、このパスライン群の少なくとも
一部をあるＲＡＭセルのデータ書込み端子と他のＲＡＭ
セルのデータ読出し端子に共通接続している。
よびデータ読出し端子を備えた複数個のＲＡＭセルを有
するＲＡＭ回路において、各ＲＡＩｌｖセルのデータ書
込み端子およびデータ読出し端子をそれぞれ異なるデー
タバスラインに接続し、このパスライン群の少なくとも
一部をあるＲＡＭセルのデータ書込み端子と他のＲＡＭ
セルのデータ読出し端子に共通接続している。
したがって本発明のＲＡＭ回路によればパスラインの数
が少なくて済むので大規模集積化に有利であり、またＲ
Ａ１！１７全１！らデータを読出すときにデータが書込
まれるおそれがなく、回路設計が容易になる利点がある
。
が少なくて済むので大規模集積化に有利であり、またＲ
Ａ１！１７全１！らデータを読出すときにデータが書込
まれるおそれがなく、回路設計が容易になる利点がある
。
第１図ａ、ｂは従来のＲＡＭ回路を示すブロック図、第
２図は本発明に係るＲＡＭ回路の一実施例を示すブロッ
ク図、第３図は第２図のＲＡＭセルを取り出して示す一
例を示す回路図である。 ６、〜６１ ・・・・・・ＲＡＭセル、７１〜７（７＋
１）・・−・・パスライン。
２図は本発明に係るＲＡＭ回路の一実施例を示すブロッ
ク図、第３図は第２図のＲＡＭセルを取り出して示す一
例を示す回路図である。 ６、〜６１ ・・・・・・ＲＡＭセル、７１〜７（７＋
１）・・−・・パスライン。
Claims (1)
- １ それぞれデータ書込み端子およびデータ読出し端子
を備えたランダムアクセスメモリセルを複数個有するラ
ンダムアクセスメモリ回路において、各セルのデータ書
込み端子およびデータ読出し端子をそれぞれ異なるデー
タバスラインに接続し、このパスライン群の少なくとも
一部をあるセルのデータ書込み端子と他のセルのデータ
読出し端子に共通接続してなることを特徴とするランダ
ムアクセスメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55007340A JPS5842557B2 (ja) | 1980-01-24 | 1980-01-24 | ランダムアクセスメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55007340A JPS5842557B2 (ja) | 1980-01-24 | 1980-01-24 | ランダムアクセスメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56105387A JPS56105387A (en) | 1981-08-21 |
| JPS5842557B2 true JPS5842557B2 (ja) | 1983-09-20 |
Family
ID=11663203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55007340A Expired JPS5842557B2 (ja) | 1980-01-24 | 1980-01-24 | ランダムアクセスメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842557B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60219A (ja) * | 1983-06-17 | 1985-01-05 | Ngk Spark Plug Co Ltd | 自己制御型グロ−プラグ |
| JPH0228045B2 (ja) * | 1983-06-17 | 1990-06-21 | Ngk Spark Plug Co | |
| JPH0248813B2 (ja) * | 1983-06-13 | 1990-10-26 | Ngk Spark Plug Co | |
| JPH0315093B2 (ja) * | 1984-09-14 | 1991-02-28 | Ngk Spark Plug Co |
-
1980
- 1980-01-24 JP JP55007340A patent/JPS5842557B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248813B2 (ja) * | 1983-06-13 | 1990-10-26 | Ngk Spark Plug Co | |
| JPS60219A (ja) * | 1983-06-17 | 1985-01-05 | Ngk Spark Plug Co Ltd | 自己制御型グロ−プラグ |
| JPH0228045B2 (ja) * | 1983-06-17 | 1990-06-21 | Ngk Spark Plug Co | |
| JPH0315093B2 (ja) * | 1984-09-14 | 1991-02-28 | Ngk Spark Plug Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56105387A (en) | 1981-08-21 |
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