JPH0325793A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0325793A JPH0325793A JP1161232A JP16123289A JPH0325793A JP H0325793 A JPH0325793 A JP H0325793A JP 1161232 A JP1161232 A JP 1161232A JP 16123289 A JP16123289 A JP 16123289A JP H0325793 A JPH0325793 A JP H0325793A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、データ書き込みのビット幅やデータ読み出
しのビット幅が電気的に変更可能な半導体記憶装置に関
するものである． 〔従来の技術〕 第４図は従来の４ビット８ワード構戒の半導体記憶装置
の回路と配置を大まかに示したブロック図であり、図に
おいて１はメモリセルを４行、８列に配置したメモリセ
ルアレイであり、２はメモリセルアレイ１を４分割した
４行２列からなるサブメモリセルアレイである。Ａ２，
Ａｌ，ＡＯはコード化されたメモリセルの番地を示すア
ドレス信号であり、３はアドレス信号の一部を人力とし
て行選択出力Ｗを発生する行デコーダ、４は他のアドレ
ス信号を入力として列選択出力Ｃを発生する列デコーダ
、５はサブメモリセルアレイ２毎に設けられ、列選択出
力Ｃの制御入力に応じてサブメモリセルアレイ２内に列
毎に通るビット線対Ｂのうち一対を選択的にデータ線対
Ｄと電気的又は論理的に接続するセレクタである。
しのビット幅が電気的に変更可能な半導体記憶装置に関
するものである． 〔従来の技術〕 第４図は従来の４ビット８ワード構戒の半導体記憶装置
の回路と配置を大まかに示したブロック図であり、図に
おいて１はメモリセルを４行、８列に配置したメモリセ
ルアレイであり、２はメモリセルアレイ１を４分割した
４行２列からなるサブメモリセルアレイである。Ａ２，
Ａｌ，ＡＯはコード化されたメモリセルの番地を示すア
ドレス信号であり、３はアドレス信号の一部を人力とし
て行選択出力Ｗを発生する行デコーダ、４は他のアドレ
ス信号を入力として列選択出力Ｃを発生する列デコーダ
、５はサブメモリセルアレイ２毎に設けられ、列選択出
力Ｃの制御入力に応じてサブメモリセルアレイ２内に列
毎に通るビット線対Ｂのうち一対を選択的にデータ線対
Ｄと電気的又は論理的に接続するセレクタである。
／ＣＥ，／ＷＥ，／ＯＥ （ＧＥ，ＷＥ，ＯＥの反転信
号）は制御入力信号であり、制御信号発生回路６，７．
８は／ＣＥ，／ＷＥ，／ＯＥを受けて共通内部制御信号
ＳＥ（センスイネープル）．ＷＥ（ライトイネーブル）
，ＯＥ（アウトプットイネーブル）を発生する。９はト
ライステート制御端子１０を持った書き込みドライバで
、入力と出力はサブメモリセルアレイ２対応でそれぞれ
入力データ信号（Ｄｉｎ：ｎ−０〜３）とデータ線対Ｄ
に接続され、トライステート制御端子１０はＷＥに共通
接続されている。１１は制御端子１２を持った読み出し
回路で、入力と出力はサブメモリセルアレイ２対応でそ
れぞれデータ線対ＤとセンスデータＳＤに接続され、制
御信号１２はＳＨに共通接続されている。１３はトライ
ステート制御端子１４つき出力バッファで、入力と出力
はサブメモリセルアレイ２対応でそれぞれセンスデータ
ＳＤとデータ出力Ｄｏｎ：ｎ−０〜３）に接続され、ト
ライステート制御端子１４は○Ｅに共通接続されている
． １Ａｌｌのサブメモリセルアレイ２．セレクタ５，トラ
イステート制御端子１０付きドライバ９，制御端子１２
付き読み出し回路１ｌ，トライステート制御端子１４付
き出力バツファ１３はビット・ワード構戒における１つ
のビットに対応する。これらの詳細な回路図の例を第５
図に示す．サブメモリセルアレイ２を構戒するメモリセ
ルは、２つの相互接続されたインバータ１５と２つのト
ランスミッシジンゲートから或る通常のスタティックＲ
ＡＭメモリセルである．読み出し回路ｌ１はＣＭＯＳカ
レントミラーセンスアンプとラッチから成り、制御信号
１２はセンスアンプ動作中にラッチがスルーになるよう
両者を制御する。
号）は制御入力信号であり、制御信号発生回路６，７．
８は／ＣＥ，／ＷＥ，／ＯＥを受けて共通内部制御信号
ＳＥ（センスイネープル）．ＷＥ（ライトイネーブル）
，ＯＥ（アウトプットイネーブル）を発生する。９はト
ライステート制御端子１０を持った書き込みドライバで
、入力と出力はサブメモリセルアレイ２対応でそれぞれ
入力データ信号（Ｄｉｎ：ｎ−０〜３）とデータ線対Ｄ
に接続され、トライステート制御端子１０はＷＥに共通
接続されている。１１は制御端子１２を持った読み出し
回路で、入力と出力はサブメモリセルアレイ２対応でそ
れぞれデータ線対ＤとセンスデータＳＤに接続され、制
御信号１２はＳＨに共通接続されている。１３はトライ
ステート制御端子１４つき出力バッファで、入力と出力
はサブメモリセルアレイ２対応でそれぞれセンスデータ
ＳＤとデータ出力Ｄｏｎ：ｎ−０〜３）に接続され、ト
ライステート制御端子１４は○Ｅに共通接続されている
． １Ａｌｌのサブメモリセルアレイ２．セレクタ５，トラ
イステート制御端子１０付きドライバ９，制御端子１２
付き読み出し回路１ｌ，トライステート制御端子１４付
き出力バツファ１３はビット・ワード構戒における１つ
のビットに対応する。これらの詳細な回路図の例を第５
図に示す．サブメモリセルアレイ２を構戒するメモリセ
ルは、２つの相互接続されたインバータ１５と２つのト
ランスミッシジンゲートから或る通常のスタティックＲ
ＡＭメモリセルである．読み出し回路ｌ１はＣＭＯＳカ
レントミラーセンスアンプとラッチから成り、制御信号
１２はセンスアンプ動作中にラッチがスルーになるよう
両者を制御する。
次に動作について説明する．まず／ＣＥが“Ｏ”すなわ
ち動作状態においては、行デコーダ３はアドレスＡＩ，
Ａ２の値の組み合わせに応じて４個のＷのうち１つを“
１”とし、他を“Ｏ″とする．これによりメモリセルア
レイ１のうちの１行が選択され、各列の選択された行の
メモリセルの内部インバータはトランスミッションゲー
トを介してＢの対と電気的に接続される．列デコーダ４
はＡＯの値に応じてＣの１つを“１”とし他を“０”と
する。セレクタ５はこれに応じて一方のＢをＤと電気的
に接続させる．従って、サブメモリセルアレイ２内のｌ
つのメモリセルが選択され、そのインバータ１５がＤと
電気的に接続される。制御信号／ＷＥが゜゛０“の場合
、制御信号発生回路７によりＷＥが“１゛゜となり、全
てのドライバ９は各々の対応するＤＩの値に応じてＤの
一方を“１”他方を゜゜０”に駆動する．駆動時のドラ
イバ９の出力インピーダンスはインバータ１５の出力イ
ンピーダンスより小さく設定されており、選択されたメ
モリセルのインバータ１５は以前の出力値に関係なくド
ライバ９が駆動するＤの値に応じて、一方がＩＩ Ｉ
Ｉ１、他方が“゜０″となる．こうして各ＤＩの値が各
サブメモリセルアレイ２の選択されたメモリセルに書き
込まれる．この場合制御信号発生回路６によりＳＥが″
０″であり、各読み出し回路１１のセンスアンプは非動
作状態にあり、ラッチは以前からの読み出しデータを保
持する。
ち動作状態においては、行デコーダ３はアドレスＡＩ，
Ａ２の値の組み合わせに応じて４個のＷのうち１つを“
１”とし、他を“Ｏ″とする．これによりメモリセルア
レイ１のうちの１行が選択され、各列の選択された行の
メモリセルの内部インバータはトランスミッションゲー
トを介してＢの対と電気的に接続される．列デコーダ４
はＡＯの値に応じてＣの１つを“１”とし他を“０”と
する。セレクタ５はこれに応じて一方のＢをＤと電気的
に接続させる．従って、サブメモリセルアレイ２内のｌ
つのメモリセルが選択され、そのインバータ１５がＤと
電気的に接続される。制御信号／ＷＥが゜゛０“の場合
、制御信号発生回路７によりＷＥが“１゛゜となり、全
てのドライバ９は各々の対応するＤＩの値に応じてＤの
一方を“１”他方を゜゜０”に駆動する．駆動時のドラ
イバ９の出力インピーダンスはインバータ１５の出力イ
ンピーダンスより小さく設定されており、選択されたメ
モリセルのインバータ１５は以前の出力値に関係なくド
ライバ９が駆動するＤの値に応じて、一方がＩＩ Ｉ
Ｉ１、他方が“゜０″となる．こうして各ＤＩの値が各
サブメモリセルアレイ２の選択されたメモリセルに書き
込まれる．この場合制御信号発生回路６によりＳＥが″
０″であり、各読み出し回路１１のセンスアンプは非動
作状態にあり、ラッチは以前からの読み出しデータを保
持する。
／ＷＥが″１”の場合、ＷＥが“Ｏ Ｉ１となり、全て
のドライバ９はハイインピーダンス出力状態となる．こ
の結果、選択されたメモリセルのインバータ１５の値は
変化せず、Ｄに伝達する。この場合、ＳＥが“１′であ
り、各読み出し回路１１のセンスアンプはＤの電圧が定
常値に達する以前から一対のＤの電圧差を検知増幅し、
インバータ１５の値に応じた値を次段のラッチに出力す
る。
のドライバ９はハイインピーダンス出力状態となる．こ
の結果、選択されたメモリセルのインバータ１５の値は
変化せず、Ｄに伝達する。この場合、ＳＥが“１′であ
り、各読み出し回路１１のセンスアンプはＤの電圧が定
常値に達する以前から一対のＤの電圧差を検知増幅し、
インバータ１５の値に応じた値を次段のラッチに出力す
る。
ラッチはＳＥが″１″であることからスルー状態であり
、新たなセンスアンプ出力値に更新される。
、新たなセンスアンプ出力値に更新される。
／ＣＥが“１゜″すなわちスタンバイ状態では、全ての
Ｗ１及びＳＥ，ＷＥは“０゜゛となり、／ＷＥの値に関
係なく、メモリセルの書き込みもメモリセルデータの読
み出し及びラッチデータの更新も行わない。
Ｗ１及びＳＥ，ＷＥは“０゜゛となり、／ＷＥの値に関
係なく、メモリセルの書き込みもメモリセルデータの読
み出し及びラッチデータの更新も行わない。
／ＯＥが“Ｏ”であると、制御信号発生回路８によりＯ
Ｅが“１”となり、各Ｄｏは対応する読み出し回路１１
のラッチの値に応じた値を出力する。
Ｅが“１”となり、各Ｄｏは対応する読み出し回路１１
のラッチの値に応じた値を出力する。
／○Ｅが゜“１”であると、制御信号発生回路８により
ＯＥが“０゜゛となり、全Ｄ○はハイインピーダンス出
力となる。
ＯＥが“０゜゛となり、全Ｄ○はハイインピーダンス出
力となる。
従来の半導体記憶装置は以上のように構威されているの
で、全ビットー律、／ＣＥ，／ＷＥ．／○Ｅでデータの
メモリセルへの書き込み、読み出し及びデータラッチの
更新、トライステートデータ出力の動作が制御されてい
た。このため、半導体記憶装置単体ではビットの一部分
のみ上記の動作を行い、他のビットでは動作を禁止する
ことができなかった．このため、部分動作には、半導体
記憶装置の他のデータラッチ等の外付回路を設ける、あ
るいは、部分動作するビットに対応した複数の、よりビ
ット数の小さな半導体記憶装置で代用する等の必要があ
った．いずれの場合でも、１チップで構或する場合には
チップサイズが増大する、多チップで構威する場合には
ＬＳＩ数やボード面積が増大するという問題点があった
．この発明は上記のような問題点を解消するためになさ
れたもので、全ビットのうちの部分動作が可能な半導体
記憶装置を得ることを目的とする．〔！Ｉ題を解決する
ための手段〕 この発明に係る半導体記憶装置は、サブワードに分割さ
れたビット群毎にサブワード制御信号を持ち、このサブ
ワード制御信号の値と、前記／ＣＥ，／ＷＥ，／ＯＥの
制御信号との論理出力を、書き込みドライバの制御端子
あるいは読み出し回路の制御端子あるいはトライステー
トデータ出力回路の制御端子に電気的又は論理的に接続
したものである． 〔作用〕 この発明においては、サブワード制御信号を持ち、この
サブワード制御信号の僅と、前記／Ｃ Ｅ，／ＷＥ，／
ＯＥの制御信号との論理出力を、書き込みドライバの制
御端子あるいは読み出し回路の制御端子あるいはトライ
ステー１・データ出力回路の制御端子に電気的又は論理
的に接続したから、各サブワード独立に、書き込み，読
み出し．あるいはトライステートデータ出力の動作が制
御できる。
で、全ビットー律、／ＣＥ，／ＷＥ．／○Ｅでデータの
メモリセルへの書き込み、読み出し及びデータラッチの
更新、トライステートデータ出力の動作が制御されてい
た。このため、半導体記憶装置単体ではビットの一部分
のみ上記の動作を行い、他のビットでは動作を禁止する
ことができなかった．このため、部分動作には、半導体
記憶装置の他のデータラッチ等の外付回路を設ける、あ
るいは、部分動作するビットに対応した複数の、よりビ
ット数の小さな半導体記憶装置で代用する等の必要があ
った．いずれの場合でも、１チップで構或する場合には
チップサイズが増大する、多チップで構威する場合には
ＬＳＩ数やボード面積が増大するという問題点があった
．この発明は上記のような問題点を解消するためになさ
れたもので、全ビットのうちの部分動作が可能な半導体
記憶装置を得ることを目的とする．〔！Ｉ題を解決する
ための手段〕 この発明に係る半導体記憶装置は、サブワードに分割さ
れたビット群毎にサブワード制御信号を持ち、このサブ
ワード制御信号の値と、前記／ＣＥ，／ＷＥ，／ＯＥの
制御信号との論理出力を、書き込みドライバの制御端子
あるいは読み出し回路の制御端子あるいはトライステー
トデータ出力回路の制御端子に電気的又は論理的に接続
したものである． 〔作用〕 この発明においては、サブワード制御信号を持ち、この
サブワード制御信号の僅と、前記／Ｃ Ｅ，／ＷＥ，／
ＯＥの制御信号との論理出力を、書き込みドライバの制
御端子あるいは読み出し回路の制御端子あるいはトライ
ステー１・データ出力回路の制御端子に電気的又は論理
的に接続したから、各サブワード独立に、書き込み，読
み出し．あるいはトライステートデータ出力の動作が制
御できる。
以下、この発明の一実施例を図について説明する。
第１図において、／ＳＷＯ，／ＳＷＩはサブワード制御
信号、ｌ６は／ＳＷＯ，／ＳＷＩの入力バッファ回路で
、その出力とＳＥ，ＷＥ，ＯＥはそれぞれ論理回路６ａ
，７ａ，８ａに各々入力される．１ワードを構戒する４
ビントは２ビットずつ２つのサブワードに論理的に分割
される．論理回路６ａ，７ａ，８ａの各一方の出力ＳＥ
Ｏ，ＷＥＯ，ＯＥＯはそれぞれサブワードＯのメンバー
（要素）であるビット０，ビットｌに対応するドライバ
９．読み出し回路１１，出力バッファ１３の制御端子１
０，１２．１４に接続されている．同様に論理回路６ａ
，７ａ，８ａの他の出力ＳＥ１、ＷＥＯ，ＯＥＯはそれ
ぞれサブワード１のメンバーであるビットＯ，ビットｌ
に対応するドライバ９．読み出し回路１１．出力バッフ
ァ１３の制御端子１０，１２．１４に接続されている．
ＳＥＯ，ＳＥＩ，ＷＥＯ，ＷＥＩ，ＯＥＯ，ＯＥＩは、
配線帯１７内を主として横方向に配置され、ＳＤとＤＩ
は配線帯１７内を主として縦方向に配置される．１７は
実パターンのレイアウトにおいてもこれらの配線の密集
した領域を形威し、読み出し回路１１と出力バッファ１
３の間にあって専用の領域を占める． 次に動作について説明する．制御端子１０の値が゛１”
ならばＡＯ，ＡＩ，Ａ２で選択されたメモリセルにＤＩ
の値に応じた値が書き込まれるのは従来と同様である．
第１図の制御信号発生回路６，論理回路６ａ，入力バッ
ファ回路１６の論理から明らかなとおり、／ＣＥが″０
”かつ／ＷＥが″０″かつ／ＳＷＯが″０′の場合にＷ
ＥＯが“１′となり、それに接続されたサブワード０の
メンバーの制御端子１０が“ｌ”となる。この結果、サ
ブワードＯの選択されたメモリセルにデータが書き込ま
れる．同様に、／ＣＥが″０”かつ／ＷＥが“Ｏ”かつ
／ＳＷＩがＯの場合にＷＥＩが“１”となり、サブワー
ド１の選択されたメモリセルにデータが書き込まれる，
／ＳＷＯと／ＳＷ１の値は独立に設定可能なのでサブワ
ードの一方ではＡＯ，ＡＩ，Ａ３で選択されたメモリセ
ルにデータを書き込みながら、他方は書き込みを禁止し
てデータを保持することができる．例えば／ＣＥが”Ｏ
’、／ＷＥがＭＯ” 、／ＳＷＯが“１″／ＳＷＩが″
Ｏ′では、サブワード１のみデータを書き込む．ここで
／ＳＷＯも“０”にすれば両サブワードともデータを書
き込む． 第１図に示された制御信号発生回路７．論理回路７ａ，
入カバッファ回路１６の論理から明らかな通り、（／Ｃ
Ｅ．／ＷＥ，／ＳＷＯ）− （０．１．０）の場合、Ｓ
ＥＯが″１”となり、それに接続されたサブワードＯの
メンバーの制御端子１２が″１”となる．この結果、サ
ブワードＯのＡＯ，ＡＩ，Ａ２で選択されたメモリセル
からの電圧が読み出し回路１ｌで検知増幅され、ランチ
データが更新される．（／ＣＥ，／ＷＥ，／ＳＷＯ）が
他の値の場合は読み出し回路は動作しない．同様に、（
／ＣＥ．／ＷＥ．／ＳＷＩ）− （０．１．０）の場合
にのみ、サプワード１の読み出し回路１１が動作する．
サブワード毎の部分読み出し動作が／ＳＷＯ．／ＳＷＩ
により独立に制御されることは書き込みと同様である． 第１図に示された制御信号発生回路８，論理回路８ａ，
入力バッファ回路１６の論理から明らかな通り、（／Ｏ
Ｅ，／ＳＷＯ）− （０．Ｏ）の場合、ＯＥＯが″１”
となり、それに接続されたサプワード０のメンバーの制
御端子１４が″１”となる．この結果、サプワードＯの
出力バッファ１３は対応する読み出し回路１ｌのラッチ
データに応じた値を出力する．（／ＯＥ，／ＳＷＯ）の
値が他の場合は出力バッファ１３出力はハイインピーダ
ンスとなる．同様に（／ＯＢ，／ＳＷＩ）ｘ（０，Ｏ）
の場合、サブワード１の出力バッファは対応する読み出
し回路１ｌのランチデータに応じた値を出力し、他の場
合にはハイインピーダンス出力とする． サブワード毎の部分出力、トライステート出力が／ＳＷ
Ｏと／ＳＷＩにより独立制御されることは書き込み動作
、読み出し動作と同様である．なお、上記実施例ではワ
ードを構或する全ビットを２ビットずつ等分にサブワー
ドに分割し、書き込み、読み出し、データ出力が共通の
サブワード信号で制御される例を示したが、第２図の本
発明の他の実施例に示す通り、３ビットと１ビットのよ
うに非等分にサブワード分割しても良く、書き込みサブ
ワード制御用／ＳＷＯＷ，／ＳＷＩＷと、読み出し、デ
ータ出力用／ＳＷＯＲ，／ＳＷＩＲに分けても良い．こ
の場合、入カバッファ回路１６の数は増すが、制御の自
由度が増大する。
信号、ｌ６は／ＳＷＯ，／ＳＷＩの入力バッファ回路で
、その出力とＳＥ，ＷＥ，ＯＥはそれぞれ論理回路６ａ
，７ａ，８ａに各々入力される．１ワードを構戒する４
ビントは２ビットずつ２つのサブワードに論理的に分割
される．論理回路６ａ，７ａ，８ａの各一方の出力ＳＥ
Ｏ，ＷＥＯ，ＯＥＯはそれぞれサブワードＯのメンバー
（要素）であるビット０，ビットｌに対応するドライバ
９．読み出し回路１１，出力バッファ１３の制御端子１
０，１２．１４に接続されている．同様に論理回路６ａ
，７ａ，８ａの他の出力ＳＥ１、ＷＥＯ，ＯＥＯはそれ
ぞれサブワード１のメンバーであるビットＯ，ビットｌ
に対応するドライバ９．読み出し回路１１．出力バッフ
ァ１３の制御端子１０，１２．１４に接続されている．
ＳＥＯ，ＳＥＩ，ＷＥＯ，ＷＥＩ，ＯＥＯ，ＯＥＩは、
配線帯１７内を主として横方向に配置され、ＳＤとＤＩ
は配線帯１７内を主として縦方向に配置される．１７は
実パターンのレイアウトにおいてもこれらの配線の密集
した領域を形威し、読み出し回路１１と出力バッファ１
３の間にあって専用の領域を占める． 次に動作について説明する．制御端子１０の値が゛１”
ならばＡＯ，ＡＩ，Ａ２で選択されたメモリセルにＤＩ
の値に応じた値が書き込まれるのは従来と同様である．
第１図の制御信号発生回路６，論理回路６ａ，入力バッ
ファ回路１６の論理から明らかなとおり、／ＣＥが″０
”かつ／ＷＥが″０″かつ／ＳＷＯが″０′の場合にＷ
ＥＯが“１′となり、それに接続されたサブワード０の
メンバーの制御端子１０が“ｌ”となる。この結果、サ
ブワードＯの選択されたメモリセルにデータが書き込ま
れる．同様に、／ＣＥが″０”かつ／ＷＥが“Ｏ”かつ
／ＳＷＩがＯの場合にＷＥＩが“１”となり、サブワー
ド１の選択されたメモリセルにデータが書き込まれる，
／ＳＷＯと／ＳＷ１の値は独立に設定可能なのでサブワ
ードの一方ではＡＯ，ＡＩ，Ａ３で選択されたメモリセ
ルにデータを書き込みながら、他方は書き込みを禁止し
てデータを保持することができる．例えば／ＣＥが”Ｏ
’、／ＷＥがＭＯ” 、／ＳＷＯが“１″／ＳＷＩが″
Ｏ′では、サブワード１のみデータを書き込む．ここで
／ＳＷＯも“０”にすれば両サブワードともデータを書
き込む． 第１図に示された制御信号発生回路７．論理回路７ａ，
入カバッファ回路１６の論理から明らかな通り、（／Ｃ
Ｅ．／ＷＥ，／ＳＷＯ）− （０．１．０）の場合、Ｓ
ＥＯが″１”となり、それに接続されたサブワードＯの
メンバーの制御端子１２が″１”となる．この結果、サ
ブワードＯのＡＯ，ＡＩ，Ａ２で選択されたメモリセル
からの電圧が読み出し回路１ｌで検知増幅され、ランチ
データが更新される．（／ＣＥ，／ＷＥ，／ＳＷＯ）が
他の値の場合は読み出し回路は動作しない．同様に、（
／ＣＥ．／ＷＥ．／ＳＷＩ）− （０．１．０）の場合
にのみ、サプワード１の読み出し回路１１が動作する．
サブワード毎の部分読み出し動作が／ＳＷＯ．／ＳＷＩ
により独立に制御されることは書き込みと同様である． 第１図に示された制御信号発生回路８，論理回路８ａ，
入力バッファ回路１６の論理から明らかな通り、（／Ｏ
Ｅ，／ＳＷＯ）− （０．Ｏ）の場合、ＯＥＯが″１”
となり、それに接続されたサプワード０のメンバーの制
御端子１４が″１”となる．この結果、サプワードＯの
出力バッファ１３は対応する読み出し回路１ｌのラッチ
データに応じた値を出力する．（／ＯＥ，／ＳＷＯ）の
値が他の場合は出力バッファ１３出力はハイインピーダ
ンスとなる．同様に（／ＯＢ，／ＳＷＩ）ｘ（０，Ｏ）
の場合、サブワード１の出力バッファは対応する読み出
し回路１ｌのランチデータに応じた値を出力し、他の場
合にはハイインピーダンス出力とする． サブワード毎の部分出力、トライステート出力が／ＳＷ
Ｏと／ＳＷＩにより独立制御されることは書き込み動作
、読み出し動作と同様である．なお、上記実施例ではワ
ードを構或する全ビットを２ビットずつ等分にサブワー
ドに分割し、書き込み、読み出し、データ出力が共通の
サブワード信号で制御される例を示したが、第２図の本
発明の他の実施例に示す通り、３ビットと１ビットのよ
うに非等分にサブワード分割しても良く、書き込みサブ
ワード制御用／ＳＷＯＷ，／ＳＷＩＷと、読み出し、デ
ータ出力用／ＳＷＯＲ，／ＳＷＩＲに分けても良い．こ
の場合、入カバッファ回路１６の数は増すが、制御の自
由度が増大する。
また、第３図の本発明の第３の実施例に示す通り、サブ
ワード分割しない動作（第３図の例では読み出し）があ
っても良く、動作によりサブワード分割方法が異なる（
第３図の例では書き込みは（ビットＯ，ビット１，ビッ
ト２）と（ビット３）、データ出力は（ビットＯ）と（
ビット１．ビット２，ビット３））ものでも良い． また、ＯＥＯ，ＯＥＩのように、共通内部制御信号を用
いず、サブワード制御信号が直接制御を行うようにして
もよい． また、上記実施例では、４ビットワード構戒を２分割し
た例を示したが、他のビット．ワード構戒であっても良
く、３分割以上の分割数であっても良い．３分割以上の
場合、サブワードは独立制御されるので動作するサブワ
ードは１つに限定されないのは当然である． また、上記実施例では、書き込み読み出し可能なＲＡＭ
について説明したが、読み出しのみのＲＯＭに対しても
適用可能である． 〔発明の効果〕 以上のように、この発明によればサブワードに分割され
たビット群毎にサブワード制御信号を持ち、このサブワ
ード制御信号の値と、前記／Ｃ Ｂ，／ＷＥ，／○Ｅの
制御信号との論理出力を、書き込みドライバの制御端子
あるいは読み出し回路の制御端子あるいはトライステー
トデータ出力回路の制御端子に電気的又は論理的に接続
した構戒としたから、サブワード毎の制御信号発生論理
回路を加えるだけで、自由度の高い部分動作が可能とな
る効果がある。また、従来の半導体記憶装置を複数個使
用する場合と比較して、アドレスデコーダや全体共通制
御回路が共通化できるので、半導体チップサイズが小さ
くなり装置を安価にできる効果がある．さらに動作しな
いサブワードは電力消費しない、あるいは電力消費量が
小さいので、消費電力が小さいものが得られる効果があ
る．
ワード分割しない動作（第３図の例では読み出し）があ
っても良く、動作によりサブワード分割方法が異なる（
第３図の例では書き込みは（ビットＯ，ビット１，ビッ
ト２）と（ビット３）、データ出力は（ビットＯ）と（
ビット１．ビット２，ビット３））ものでも良い． また、ＯＥＯ，ＯＥＩのように、共通内部制御信号を用
いず、サブワード制御信号が直接制御を行うようにして
もよい． また、上記実施例では、４ビットワード構戒を２分割し
た例を示したが、他のビット．ワード構戒であっても良
く、３分割以上の分割数であっても良い．３分割以上の
場合、サブワードは独立制御されるので動作するサブワ
ードは１つに限定されないのは当然である． また、上記実施例では、書き込み読み出し可能なＲＡＭ
について説明したが、読み出しのみのＲＯＭに対しても
適用可能である． 〔発明の効果〕 以上のように、この発明によればサブワードに分割され
たビット群毎にサブワード制御信号を持ち、このサブワ
ード制御信号の値と、前記／Ｃ Ｂ，／ＷＥ，／○Ｅの
制御信号との論理出力を、書き込みドライバの制御端子
あるいは読み出し回路の制御端子あるいはトライステー
トデータ出力回路の制御端子に電気的又は論理的に接続
した構戒としたから、サブワード毎の制御信号発生論理
回路を加えるだけで、自由度の高い部分動作が可能とな
る効果がある。また、従来の半導体記憶装置を複数個使
用する場合と比較して、アドレスデコーダや全体共通制
御回路が共通化できるので、半導体チップサイズが小さ
くなり装置を安価にできる効果がある．さらに動作しな
いサブワードは電力消費しない、あるいは電力消費量が
小さいので、消費電力が小さいものが得られる効果があ
る．
第１図は本発明の一実施例による半導体記憶装置を示す
ブロック図、第２図．第３図はこの発明の他の実施例に
よる半導体記憶装置を示すブロック図、第４図は従来の
半導体記憶装置を示すブロック図、第５図は第４図の１
ビット分を示す回路図である． １・・・メモリセルアレイ、２・・・サブメモリセルア
レイ、３・・・行デコーダ、４・・・列デコーダ、５・
・・セレクタ、６．７．８・・・制御信号発生回路、９
・・・書き込みドライバ、１１・・・読み出し回路、１
３・・・出力バッファ、１０．１２．１４・・・９，
１１． １３の制御端子、１５・・・メモリセル内
インバータ、１６・・・サブワード制御信号人カバッフ
ァ、１７・・・配線帯、６ａ，７ａ，８ａ・・・サブワ
ード制御信号発生論理回路． なお図中同一符号は同一又は相当部分を示す。
ブロック図、第２図．第３図はこの発明の他の実施例に
よる半導体記憶装置を示すブロック図、第４図は従来の
半導体記憶装置を示すブロック図、第５図は第４図の１
ビット分を示す回路図である． １・・・メモリセルアレイ、２・・・サブメモリセルア
レイ、３・・・行デコーダ、４・・・列デコーダ、５・
・・セレクタ、６．７．８・・・制御信号発生回路、９
・・・書き込みドライバ、１１・・・読み出し回路、１
３・・・出力バッファ、１０．１２．１４・・・９，
１１． １３の制御端子、１５・・・メモリセル内
インバータ、１６・・・サブワード制御信号人カバッフ
ァ、１７・・・配線帯、６ａ，７ａ，８ａ・・・サブワ
ード制御信号発生論理回路． なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- （１）１、ワードが複数ビットから成り、行列配置され
たメモリセルアレイと、 上記メモリセルアレイのメモリセルを選択する手段と、 各ビット毎に、選択されたメモリセルのデータを読み取
る制御端子付き読み出し回路、読み出したデータを出力
する制御端子付きトライステート出力回路、あるいは選
択されたメモリセルを入力データに応じた値に駆動する
制御端子付き書き込み回路の３種類の回路の少なくとも
１つとを備えた半導体記憶装置において、 １ワードが上記複数ビットの一部をその要素とする複数
のサブワードに分割され、 該サブワード毎にサブワード制御信号が設けられ、 上記３種類の回路の少なくとも１つの回路の制御端子が
、上記サブワード制御信号、又は該サブワード制御信号
を入力とする制御回路の出力と、サブワード内で共通接
続されていることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161232A JP2708232B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161232A JP2708232B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0325793A true JPH0325793A (ja) | 1991-02-04 |
| JP2708232B2 JP2708232B2 (ja) | 1998-02-04 |
Family
ID=15731146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161232A Expired - Lifetime JP2708232B2 (ja) | 1989-06-23 | 1989-06-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2708232B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832413A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 同期式ラッチ回路 |
| US7463529B2 (en) | 2006-03-22 | 2008-12-09 | Elpida Memory, Inc. | Word line driving circuit putting word line into one of high level, low level and high impedance |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-23 JP JP1161232A patent/JP2708232B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293787A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832413A (ja) * | 1994-07-15 | 1996-02-02 | Nec Corp | 同期式ラッチ回路 |
| US7463529B2 (en) | 2006-03-22 | 2008-12-09 | Elpida Memory, Inc. | Word line driving circuit putting word line into one of high level, low level and high impedance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2708232B2 (ja) | 1998-02-04 |
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