JPH01283952A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01283952A JPH01283952A JP63115183A JP11518388A JPH01283952A JP H01283952 A JPH01283952 A JP H01283952A JP 63115183 A JP63115183 A JP 63115183A JP 11518388 A JP11518388 A JP 11518388A JP H01283952 A JPH01283952 A JP H01283952A
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- 230000006870 function Effects 0.000 claims abstract description 14
- 230000010354 integration Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 16
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- 102100029968 Calreticulin Human genes 0.000 description 11
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- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路装置、さらにはデジタル信号
を扱う半導体集積回路装置に適用して有効な技術に関す
るもので、例えば高速性と低消費電力性とを兼ね備える
システムの枯葉に利用して有効な技術に関するものであ
る（参考文献：日経マグロウヒル社刊行「日経エレクト
ロニクス１９８８年４月１８日−号ｎｏ、４４５４ ｐ
２２８〜２４１）。
を扱う半導体集積回路装置に適用して有効な技術に関す
るもので、例えば高速性と低消費電力性とを兼ね備える
システムの枯葉に利用して有効な技術に関するものであ
る（参考文献：日経マグロウヒル社刊行「日経エレクト
ロニクス１９８８年４月１８日−号ｎｏ、４４５４ ｐ
２２８〜２４１）。
［従来の技術］
一般に、デジタル信号を扱う半導体集積回路装置はその
動作速度によって系列化され、同一の速度系列内の半導
体集積回路装置を用いてシステムあるいは装置を構成す
ることが行なわれている。
動作速度によって系列化され、同一の速度系列内の半導
体集積回路装置を用いてシステムあるいは装置を構成す
ることが行なわれている。
例えば、マルチボートＲＡＭ （ランダム・アクセス・
メモリー）を含むシステムの場合、そのマルチボートＲ
ＡＭをアクセスする複数の回路装置は互いに同程度の動
作速度のものが使用されている。
メモリー）を含むシステムの場合、そのマルチボートＲ
ＡＭをアクセスする複数の回路装置は互いに同程度の動
作速度のものが使用されている。
また、カラーパレットＬＳＩ（大規模半導体集積回路装
置）では、ＣＭＯＳの回路構造だけを有するものと、Ｅ
ＣＬの回路構造だけを有するものの２通りが提供され、
システムの動作速度に応じて使い分けられている。
置）では、ＣＭＯＳの回路構造だけを有するものと、Ｅ
ＣＬの回路構造だけを有するものの２通りが提供され、
システムの動作速度に応じて使い分けられている。
以上のように、従来のこの種の半導体集積回路装置は、
その用途での使用環境の動作速度に適合するように構成
されている。
その用途での使用環境の動作速度に適合するように構成
されている。
［発明が解決しようとする課題］
しかしながら、上述した技術には、次のような問題のあ
ることが本発明者らによって明らかとされた。
ることが本発明者らによって明らかとされた。
すなわち、従来の半導体集積回路装置では、単一の速度
環境下での使用を想定して構成されているため、複数の
速度環境をもつシステムのあるいは装置を効率良く構成
することができない、という問題があった。
環境下での使用を想定して構成されているため、複数の
速度環境をもつシステムのあるいは装置を効率良く構成
することができない、という問題があった。
例えば、マルチポートＲＡＭを用いるＣＲＴＣ（ＣＲＴ
コントローラ）の場合、記憶画像をＣＲＴに表示させる
ための読出動作は、Ｃ’ＲＴの表示速度に同期させるた
めに、高速で行なう必要があるが、記憶画像の書換動作
は、ＣＲＴの表示速度に同期させる必要がないので、比
較的低速で行なってもよい。このような場合も、従来の
マルチポートＲＡＭでは、その全体を最大動作速度に合
わせて構成していた。つまり、高速を必要とする読出動
作も、必ずしも高速であることを要しない書換動作も、
−律に高速動作向きの回路で構成していた。この結果、
その高速化の代償として、消費電力の増大や集積規模の
縮小といった不利を余儀なくされていた。
コントローラ）の場合、記憶画像をＣＲＴに表示させる
ための読出動作は、Ｃ’ＲＴの表示速度に同期させるた
めに、高速で行なう必要があるが、記憶画像の書換動作
は、ＣＲＴの表示速度に同期させる必要がないので、比
較的低速で行なってもよい。このような場合も、従来の
マルチポートＲＡＭでは、その全体を最大動作速度に合
わせて構成していた。つまり、高速を必要とする読出動
作も、必ずしも高速であることを要しない書換動作も、
−律に高速動作向きの回路で構成していた。この結果、
その高速化の代償として、消費電力の増大や集積規模の
縮小といった不利を余儀なくされていた。
高速動作が必要とされているシステムあるいは装置にお
いて、その高速動作の必要性がすべてにわたっている場
合は以外に少なく、主要部あるいは一部分だけが高速で
あればよいという場合が多い。
いて、その高速動作の必要性がすべてにわたっている場
合は以外に少なく、主要部あるいは一部分だけが高速で
あればよいという場合が多い。
しかし、従来の半導体集積回路装置は、高速が部分的に
しか要求されない場合にも、その部分的な高速に合わせ
て全体が植成され、これによって低消費電力性などの他
の性能を不当に低下させている、という問題があった。
しか要求されない場合にも、その部分的な高速に合わせ
て全体が植成され、これによって低消費電力性などの他
の性能を不当に低下させている、という問題があった。
本発明の目的は、複数の速度環境をもつシステムあるい
は装置を効率良く構成することができるようにし、これ
によって高速を必要とするシステムあるいは装置の構成
を最適化することができるようにする、という技術を提
供することにある。
は装置を効率良く構成することができるようにし、これ
によって高速を必要とするシステムあるいは装置の構成
を最適化することができるようにする、という技術を提
供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、同一半導体集積回路装置内にて、同種の機能
を構成する回路ブロックを複数形成するとともに、この
同種の機能を構成する回路ブロックの回路構造をブロッ
ク間で相互に異ならせる、というものである。
を構成する回路ブロックを複数形成するとともに、この
同種の機能を構成する回路ブロックの回路構造をブロッ
ク間で相互に異ならせる、というものである。
［作用コ
上記した手段によれば、高速が要求される動作は高速化
に適した回路構造を有する回路ブロックに行なわせるこ
とができる一方、必ずしも高速化を要しない動作は低消
費電力化および高集積化に適した回路構造を有する回路
ブロックに行なわせることができる。
に適した回路構造を有する回路ブロックに行なわせるこ
とができる一方、必ずしも高速化を要しない動作は低消
費電力化および高集積化に適した回路構造を有する回路
ブロックに行なわせることができる。
これにより、複数の速度環境をもつシステムあるいは装
置を効率良く構成するとともに、高速を必要とするシス
テムあるいは装置の構成を最適化する、という目的が達
成される。
置を効率良く構成するとともに、高速を必要とするシス
テムあるいは装置の構成を最適化する、という目的が達
成される。
［実施例］
以下１本発明の好適な実施例を図面を参照しながら説明
する。
する。
なお、図において、同一符号は同一あるいは相当部分を
示すものとする。
示すものとする。
第１図は本発明の第１実施例による半導体集積回路装置
の概略構成を示す。
の概略構成を示す。
同図に示す半導体集積回路装置ＩＣＩは、それぞれにＥ
ＣＬ （エミッタ論理）型の回路構造をもつｎ個の高速
側回路ブロック１−１〜１−ｎと、それぞれにＢｉ−０
ＭＯ８（バイポーラ・ＣＭＯＳ複合論理）型の回路構造
をもつｎ′個の低速側回路ブロック１−１′〜１−ｎ’
とが同一半導体基板内に集積形成されている。入力信
号ＩＮ、ＩＮ′は、高速処理を要するものとそうでない
ものとに振り分けられて入力される。高速処理を有する
入力信号ＩＮは高速側回路ブロック１−１〜１−ｎに入
力され、高速処理を要しない入力信号工Ｎ′は低速側回
路ブロック１−１′〜１−ｎ′に入力される。また、高
速側回路ブロック１−１〜１−ｎにて高速処理された出
力信号ＯＵＴと、低速側回路ブロック１−１′〜１−ｎ
′にて低速処理された出力信号ＯＵＴ’は、それぞれに
半導体基板集積回路装置ＩＣＩの外部に採りだされるよ
うになっている。
ＣＬ （エミッタ論理）型の回路構造をもつｎ個の高速
側回路ブロック１−１〜１−ｎと、それぞれにＢｉ−０
ＭＯ８（バイポーラ・ＣＭＯＳ複合論理）型の回路構造
をもつｎ′個の低速側回路ブロック１−１′〜１−ｎ’
とが同一半導体基板内に集積形成されている。入力信
号ＩＮ、ＩＮ′は、高速処理を要するものとそうでない
ものとに振り分けられて入力される。高速処理を有する
入力信号ＩＮは高速側回路ブロック１−１〜１−ｎに入
力され、高速処理を要しない入力信号工Ｎ′は低速側回
路ブロック１−１′〜１−ｎ′に入力される。また、高
速側回路ブロック１−１〜１−ｎにて高速処理された出
力信号ＯＵＴと、低速側回路ブロック１−１′〜１−ｎ
′にて低速処理された出力信号ＯＵＴ’は、それぞれに
半導体基板集積回路装置ＩＣＩの外部に採りだされるよ
うになっている。
ここで、上述した２種類の回路ブロック１−１〜１−ｎ
と１−１’〜１−ｎ’は、その動作速度を定める回路構
造は互いに異なるが、その機能については、対応する符
号同士で同一あるいは類似の機能を有する。
と１−１’〜１−ｎ’は、その動作速度を定める回路構
造は互いに異なるが、その機能については、対応する符
号同士で同一あるいは類似の機能を有する。
上記低速側回路ブロック１−１′〜１−ｎ′を構成する
回路ユニットとしては、例えば第２図に示すようなりＣ
Ｌ （バイポーラ・ＣＭＯＳＩ合論理）回路が用いられ
る。同図に示すＢＣＬ回路はＢ１−ＣＭＯＳとも呼ばれ
、入力論理部をｐチャンネルＭＯＳトランジスタＭＰと
ｎチャンネルＭＯＳトランジスタＭｎとによる低消費電
力型の０Ｍ０８回路で構成する一方、出力部だけを電流
旺動能力の大きなバイポーラトランジスタＱｎで構成す
ることにより、高速性については後述するＥＣＬに譲も
のの、低消費電力性および高集積化適性などについては
、ＥＣＬよりも格段にすぐれた特性を備えている。なお
、同図に示すＢｉ−０Ｍ０８回路は２人力ＮＯＲを形成
する。Ｖｃｃは正側電源電位、Ａ′とＢ′は論理入力、
Ｏ′は論理出力をそれぞれ示す。
回路ユニットとしては、例えば第２図に示すようなりＣ
Ｌ （バイポーラ・ＣＭＯＳＩ合論理）回路が用いられ
る。同図に示すＢＣＬ回路はＢ１−ＣＭＯＳとも呼ばれ
、入力論理部をｐチャンネルＭＯＳトランジスタＭＰと
ｎチャンネルＭＯＳトランジスタＭｎとによる低消費電
力型の０Ｍ０８回路で構成する一方、出力部だけを電流
旺動能力の大きなバイポーラトランジスタＱｎで構成す
ることにより、高速性については後述するＥＣＬに譲も
のの、低消費電力性および高集積化適性などについては
、ＥＣＬよりも格段にすぐれた特性を備えている。なお
、同図に示すＢｉ−０Ｍ０８回路は２人力ＮＯＲを形成
する。Ｖｃｃは正側電源電位、Ａ′とＢ′は論理入力、
Ｏ′は論理出力をそれぞれ示す。
また、上記高速側回路ブロック１−１〜１−ｎを構成す
る回路ユニットとしては１例えば第３図に示すようなＥ
ＣＬ （エミッタ結合論理）回路が使用される。同図に
示すＥＣＬ回路は、バイポーラトランジスタＱｎを比較
的大きな動作電流を流しながら不飽和状態で動作させる
ことにより、消費電力が大きいという問題はあるものの
、非常に高速で動作することができる。なお、同図に示
すＥＣＬは２人力ＮＯＲを形成する。ＧＮＤは高レベル
基準となる接地電位、ＶＥＥは負側電源電位。
る回路ユニットとしては１例えば第３図に示すようなＥ
ＣＬ （エミッタ結合論理）回路が使用される。同図に
示すＥＣＬ回路は、バイポーラトランジスタＱｎを比較
的大きな動作電流を流しながら不飽和状態で動作させる
ことにより、消費電力が大きいという問題はあるものの
、非常に高速で動作することができる。なお、同図に示
すＥＣＬは２人力ＮＯＲを形成する。ＧＮＤは高レベル
基準となる接地電位、ＶＥＥは負側電源電位。
ＡとＢは論理入力、Ｏは論理出力をそれぞれ示す。
第４図と第５図は、同一半導体集積回路装置内に形成さ
れる低速側回路ブロックと高速側回路ブロックの他の組
み合せ例を示す。
れる低速側回路ブロックと高速側回路ブロックの他の組
み合せ例を示す。
すなわち、上記低速側回路ブロック１−１′〜１−ｎ′
を構成する回路ユニットとしては、例えば第４図に示す
ような純ＣＭＯ３論理回路を使用する。また、上記高速
側回路ブロック１−１〜１゜−〇を構成する回路ユニッ
トとしては、例えば第５図に示すようなＴＴＬ回路を使
用する。
を構成する回路ユニットとしては、例えば第４図に示す
ような純ＣＭＯ３論理回路を使用する。また、上記高速
側回路ブロック１−１〜１゜−〇を構成する回路ユニッ
トとしては、例えば第５図に示すようなＴＴＬ回路を使
用する。
以上のように、同一半導体集積回路装置内にて、同種の
機能をもつ回路ブロックを複数形成するとともに、各回
路ブロックを構成する回路ユニット群の回路構造をブロ
ック間で異ならせることにより、高速が要求される動作
は高速化に適した回路構造を有する回路ブロック１−１
〜１−ｎに行なわせることかできる一方、必ずしも高速
化を要しない動作は低消費電力化および高集積化に適し
た回路構造を有する回路ブロック１−１″〜１−ｎ′に
行なわせることができる。
機能をもつ回路ブロックを複数形成するとともに、各回
路ブロックを構成する回路ユニット群の回路構造をブロ
ック間で異ならせることにより、高速が要求される動作
は高速化に適した回路構造を有する回路ブロック１−１
〜１−ｎに行なわせることかできる一方、必ずしも高速
化を要しない動作は低消費電力化および高集積化に適し
た回路構造を有する回路ブロック１−１″〜１−ｎ′に
行なわせることができる。
これにより、複数の速度環境をもつシステムあるいは装
置を効率良く構成することができるとともに、高速を必
要とするシステムあるいは装置の構成を最適化すること
ができるようになる。
置を効率良く構成することができるとともに、高速を必
要とするシステムあるいは装置の構成を最適化すること
ができるようになる。
第６図は本発明の第２実施例による半導体集積回路装置
の概略構成を示す。
の概略構成を示す。
同図に示す半導体集積回路装置ＩＣ２は、いわゆるマル
チボートＲＡＭとして構成されたものであって、１つの
メモリアレイ６−１に対して２つの周辺回路６−２．６
−２’ が同一半導体基板内に形成されている。一方の
周辺回路は高速側回路ブロックによって構成され、高速
の基準クロックφ１で動作する外部システム６−５から
のアドレスＡ。−Ａ７を入力回路６−３で受け、デコー
ダ回路６−４によって選択信号にデコードする。他方の
周辺回路６−２′は低速側回路ブロックによって構成さ
れ、比較的低速の基準クロックφ２で動作する外部シス
テム６−５′からのアドレスＢ。
チボートＲＡＭとして構成されたものであって、１つの
メモリアレイ６−１に対して２つの周辺回路６−２．６
−２’ が同一半導体基板内に形成されている。一方の
周辺回路は高速側回路ブロックによって構成され、高速
の基準クロックφ１で動作する外部システム６−５から
のアドレスＡ。−Ａ７を入力回路６−３で受け、デコー
ダ回路６−４によって選択信号にデコードする。他方の
周辺回路６−２′は低速側回路ブロックによって構成さ
れ、比較的低速の基準クロックφ２で動作する外部シス
テム６−５′からのアドレスＢ。
〜Ｂ７を入力回路６−３′で受け、デコーダ回路６−４
’ によって選択信号にデコードする。同図において、
６−６は選択された記憶セルから記憶情報を読み出すセ
ンス回路、６−７はセンス回路６−６によって読み出さ
れた記憶データをアナログ化するＤＡ変換器、６−８は
アナログ化された記憶データを表示するＣ ＲＴ表示器
である。
’ によって選択信号にデコードする。同図において、
６−６は選択された記憶セルから記憶情報を読み出すセ
ンス回路、６−７はセンス回路６−６によって読み出さ
れた記憶データをアナログ化するＤＡ変換器、６−８は
アナログ化された記憶データを表示するＣ ＲＴ表示器
である。
以上のように、上述した第２実施例による半導体集積回
路装置ＩＣ２では、高速側回路ブロックと低速側回路ブ
ロックに加えて、両回路ブロックからアクセスされる共
通回路ブロック（メモリアレイ６−１）を有することを
特徴としている。これにより、低速側システムと高速側
システムとの連携が、外部インタフェイス装置を介さず
に、半導体集積回路装置内にて直接行なわれるようにな
って、効率の良いシステムの横築が可能になる。
路装置ＩＣ２では、高速側回路ブロックと低速側回路ブ
ロックに加えて、両回路ブロックからアクセスされる共
通回路ブロック（メモリアレイ６−１）を有することを
特徴としている。これにより、低速側システムと高速側
システムとの連携が、外部インタフェイス装置を介さず
に、半導体集積回路装置内にて直接行なわれるようにな
って、効率の良いシステムの横築が可能になる。
第７図は高速側回路ブロックとして構成される上記周辺
回路６−２の一部を示す。同図に示すように、高速側の
周辺回路６−２は、その構成要素である回路ユニットが
バイポーラ・ＣＭＯＳ複合型の論理回路すなわちＢｉ−
ＣＭＯＳ論理回路ＢＣＬによって構成されている。同図
において。
回路６−２の一部を示す。同図に示すように、高速側の
周辺回路６−２は、その構成要素である回路ユニットが
バイポーラ・ＣＭＯＳ複合型の論理回路すなわちＢｉ−
ＣＭＯＳ論理回路ＢＣＬによって構成されている。同図
において。
（Ａ）はデコード回路６−２の一部における等価的な論
理回路を示す。Ｘ、−Ｘ３は図示部分のデコード出力を
示す。（Ｂ）はその等価的な論理回路の一部をなす回路
構造の例を示す。
理回路を示す。Ｘ、−Ｘ３は図示部分のデコード出力を
示す。（Ｂ）はその等価的な論理回路の一部をなす回路
構造の例を示す。
第８図は低速側回路ブロックとして構成される上記周辺
回路６−２′の一部を示す。同図に示すように、低速側
の周辺回路６−２′は、その構成要素である回路ユニッ
トが純ＣＭＯＳ型の論理回路によって構成されている。
回路６−２′の一部を示す。同図に示すように、低速側
の周辺回路６−２′は、その構成要素である回路ユニッ
トが純ＣＭＯＳ型の論理回路によって構成されている。
同図において、（Ａ）はデコード回路６−２′の一部に
おける等価的な論理回路を示す。Ｘ０″〜Ｘ３′は図示
部分のデコード出力を示す。（Ｂ）はその等価的な論理
回路の一部をなす回路構造の例を示す。
おける等価的な論理回路を示す。Ｘ０″〜Ｘ３′は図示
部分のデコード出力を示す。（Ｂ）はその等価的な論理
回路の一部をなす回路構造の例を示す。
第９図は上記メモリアレイ６−１と周辺回路６−２．６
−２’の関係を示す。
−２’の関係を示す。
同図において、メモリアレイ６−１内に配設された記憶
セル９−１は、高速側周辺回路６−２によって選択され
るワード線Ｗおよびデータ線りと、低速側周辺回路６−
２′によって選択されるワードＭＷ’およびデータ線Ｄ
′の２系統の選択線によって選択されるようになってい
る。
セル９−１は、高速側周辺回路６−２によって選択され
るワード線Ｗおよびデータ線りと、低速側周辺回路６−
２′によって選択されるワードＭＷ’およびデータ線Ｄ
′の２系統の選択線によって選択されるようになってい
る。
第１Ｏ図は上記記憶セル９−１の１つを取り出して示す
。
。
同図に示すように、記憶セル９−１は、ｎチャンネルＭ
ＯＳトランジスタＭｎ １０． Ｍｎ １１と負荷抵抗
ＲＩＯ，Ｒ１１による１つ保持回路部に対し、２組のト
ランスファゲートＭＯＳトランジスタＭｎ １２． Ｍ
ｎ １３とＭｎ １２’ 、 Ｍｎ １３’を有する。
ＯＳトランジスタＭｎ １０． Ｍｎ １１と負荷抵抗
ＲＩＯ，Ｒ１１による１つ保持回路部に対し、２組のト
ランスファゲートＭＯＳトランジスタＭｎ １２． Ｍ
ｎ １３とＭｎ １２’ 、 Ｍｎ １３’を有する。
一方のトランスファゲートＭｏＳトランジスタＭｎ１２
．Ｍｎ１３は高速側のワード線Ｗを介してオン・オフ制
御される。このトランスファゲートＭＯＳトランジスタ
Ｍｎ１２．Ｍｎ１３および高速側データ線りを介して、
記憶データの読出／書込が行なわれる。また、他方のト
ランスファゲートＭＯＳトランジスタＭｎ１２’、Ｍ０
１３′は低速側のワードａｗ’ を介してオン・オフ制
御される。このトランスファゲートＭＯＳトランジスタ
Ｍｎ １２’ 、 Ｍｎ １３’および低速側データ線
Ｄ′を介して、記憶データの読出／書込が行なわれる。
．Ｍｎ１３は高速側のワード線Ｗを介してオン・オフ制
御される。このトランスファゲートＭＯＳトランジスタ
Ｍｎ１２．Ｍｎ１３および高速側データ線りを介して、
記憶データの読出／書込が行なわれる。また、他方のト
ランスファゲートＭＯＳトランジスタＭｎ１２’、Ｍ０
１３′は低速側のワードａｗ’ を介してオン・オフ制
御される。このトランスファゲートＭＯＳトランジスタ
Ｍｎ １２’ 、 Ｍｎ １３’および低速側データ線
Ｄ′を介して、記憶データの読出／書込が行なわれる。
以上のような構成を有するマルチポートＲＡＭを１例え
ばＣＲＴＣ（ＣＲＴコントローラ）として用いると、記
憶画像をＣＲＴに表示させるための読出動作などは、高
速側周辺回路６−２によって、ＣＲＴの表示速度に同期
して高速で行なわせることができる一方、記憶画像の書
換動作などは、ＣＲＴの表示速度に同期させる必要がな
いので、低速側周辺回路６−２′によって比較的低速で
行なわせることができる。
ばＣＲＴＣ（ＣＲＴコントローラ）として用いると、記
憶画像をＣＲＴに表示させるための読出動作などは、高
速側周辺回路６−２によって、ＣＲＴの表示速度に同期
して高速で行なわせることができる一方、記憶画像の書
換動作などは、ＣＲＴの表示速度に同期させる必要がな
いので、低速側周辺回路６−２′によって比較的低速で
行なわせることができる。
これにより、必要な部分だけを高速動作させて、それ以
外の必ずしも高速を要しない部分は、低消費電力化や高
集積化を行ないやすい速度で動作させることができるよ
うになって、システムあるいは装置の構成を最適化する
ことができるようになる。
外の必ずしも高速を要しない部分は、低消費電力化や高
集積化を行ないやすい速度で動作させることができるよ
うになって、システムあるいは装置の構成を最適化する
ことができるようになる。
第１１図は本発明の第３実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置ＩＣ３は、第６図〜第１
０図に示したマルチポートＲＡＭに同時選択禁止回路１
１−１を付加したものであって、高速側と低速側から同
時にアドレスＡｄとＡｄ’が入力されたときに、両アド
レスＡｄとＡｄ’ が共に同一記憶セルを選択するアド
レスであるか否かを判定し、同一記憶セルを選択すると
判定した場合に、メモリアレイ６−１のデコーダ回路６
−４．６−４’の選択動作を禁止させる。
０図に示したマルチポートＲＡＭに同時選択禁止回路１
１−１を付加したものであって、高速側と低速側から同
時にアドレスＡｄとＡｄ’が入力されたときに、両アド
レスＡｄとＡｄ’ が共に同一記憶セルを選択するアド
レスであるか否かを判定し、同一記憶セルを選択すると
判定した場合に、メモリアレイ６−１のデコーダ回路６
−４．６−４’の選択動作を禁止させる。
この同時選択禁止回路１１−１は、高速側アドレスＡｄ
と低速側アドレスＡｄ’の間で各ビット位置ごとに排他
的論理和をとるゲート１１−２と各ピッＩ・位置ごとに
とられた排他的論理和の総論埋積をとるゲート１１−３
とによって構成され、ゲート１１−３の総論埋積出力が
選択禁止信号Ｉｎとしてデコーダ回路６−４．６−４’
に与えられる。デコーダ回路６−４．６−４’は、い
ずれかのデコード段における論理ゲートの論理入力数を
１つ増設し、この増設した論理入力に上記選択禁止信号
Ｉｎを導入させることにより、同時選択時の選択動作が
禁止されるようになっている。
と低速側アドレスＡｄ’の間で各ビット位置ごとに排他
的論理和をとるゲート１１−２と各ピッＩ・位置ごとに
とられた排他的論理和の総論埋積をとるゲート１１−３
とによって構成され、ゲート１１−３の総論埋積出力が
選択禁止信号Ｉｎとしてデコーダ回路６−４．６−４’
に与えられる。デコーダ回路６−４．６−４’は、い
ずれかのデコード段における論理ゲートの論理入力数を
１つ増設し、この増設した論理入力に上記選択禁止信号
Ｉｎを導入させることにより、同時選択時の選択動作が
禁止されるようになっている。
この場合、上記選択禁止信号Ｉｎは、低速側と高速側の
両デコーダ回路６−４．６−４’に一緒に与えるように
してもよいが、例えば低速側のデコーダ６−４′だけに
与えて高速側のアドレスＡｄを優先させるようにしたり
、反対に、高速側のデコーダ６−４だけに与えて低速側
のアドレスＡｄ′を優先させるようにしてもよい。
両デコーダ回路６−４．６−４’に一緒に与えるように
してもよいが、例えば低速側のデコーダ６−４′だけに
与えて高速側のアドレスＡｄを優先させるようにしたり
、反対に、高速側のデコーダ６−４だけに与えて低速側
のアドレスＡｄ′を優先させるようにしてもよい。
以上のような同時選択禁止回路１１−１によって、高速
側と低速側が同一記憶セルを同時に選択することにより
生じるかも知れない誤動作を確実に回避することができ
るようになる。
側と低速側が同一記憶セルを同時に選択することにより
生じるかも知れない誤動作を確実に回避することができ
るようになる。
第１２図は本発明の第４実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置ＩＣ４は、第６図に示し
たマルチポートＲＡＭにテスト回路１２−１．１２−１
’ を内蔵させたものである。テスト回路１２−１．１
２−１’は、低速側と高速側にそれぞれ独立して設けら
れている。１２−１は高速側の動作テストを行なうため
のテスト回路であって１例えばＢｉ−ＣＭＯＳ論理回路
のように、高速動作に対応する回路構造を用いて構成さ
れている。１２−１’は低速側の動作テストを行なうた
めのテスト回路であって、例えば純ＣＭＯ３論理回路型
のように、低消費電力化および高集積化などに適した回
路構造を用いて構成されている。
たマルチポートＲＡＭにテスト回路１２−１．１２−１
’ を内蔵させたものである。テスト回路１２−１．１
２−１’は、低速側と高速側にそれぞれ独立して設けら
れている。１２−１は高速側の動作テストを行なうため
のテスト回路であって１例えばＢｉ−ＣＭＯＳ論理回路
のように、高速動作に対応する回路構造を用いて構成さ
れている。１２−１’は低速側の動作テストを行なうた
めのテスト回路であって、例えば純ＣＭＯ３論理回路型
のように、低消費電力化および高集積化などに適した回
路構造を用いて構成されている。
以上のように、テスト回路１２−１，１２−１’を動作
速度別に分けて内蔵させることにより、各速度での動作
テストをそれぞれ適正に行なうことができる。これとと
もに、高速側と低速側の２系統の動作テストを同時に行
なうことができるので、テスト時間の短縮が図れる。さ
らに、低速側と高速側の２系統の動作テストを互いに分
離して行なうことができるので、テストパターンの作成
などが簡単になるという利点も得られるようになる。
速度別に分けて内蔵させることにより、各速度での動作
テストをそれぞれ適正に行なうことができる。これとと
もに、高速側と低速側の２系統の動作テストを同時に行
なうことができるので、テスト時間の短縮が図れる。さ
らに、低速側と高速側の２系統の動作テストを互いに分
離して行なうことができるので、テストパターンの作成
などが簡単になるという利点も得られるようになる。
第１３図は本発明の第５実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置Ｉｃ５は、例えば第６図
に示したマルチポートＲＡＭをデジタル部１３−１とし
、これにアナログ回路部１３−２を加えて同一の半導体
基板に集積形成させたものである。同図に示す実施例で
は、アナログ回路部１３−２としてＤＡ変換器６−７を
内蔵させている。
に示したマルチポートＲＡＭをデジタル部１３−１とし
、これにアナログ回路部１３−２を加えて同一の半導体
基板に集積形成させたものである。同図に示す実施例で
は、アナログ回路部１３−２としてＤＡ変換器６−７を
内蔵させている。
同図に示す半導体集積回路装置ＩＣ５は、゛例えばカラ
ーパレットＬＳＩに適用して好適である。
ーパレットＬＳＩに適用して好適である。
カラーパレットＬＳＩとした場合、その動作は次のよう
になる。
になる。
すなわち、高速側入力回路６−３には、フレームバッフ
ァメモリ等からアドレス入力データ（画素データ）が高
速の基準クロックに同期して入力される。また、低速側
入力回路６−３′には、マイクロプロセッサ側から書込
データおよびアドレスが比較的低速の基準クロックに同
期して入力される。この２系統の入力によってメモリア
レイ６−１がアクセスされる。このアクセスによってメ
モリアレイ６−１から読み出された記憶データすなわち
デジタル画像信号は、アナログ部１３−２のＤＡ変換器
６−７でアナログ画像信号に変換されて出力される。こ
のようにして出力されるアナログ画像信号Ｖ。によって
、カラーＣＲＴにカラー画像を表示させることができる
。
ァメモリ等からアドレス入力データ（画素データ）が高
速の基準クロックに同期して入力される。また、低速側
入力回路６−３′には、マイクロプロセッサ側から書込
データおよびアドレスが比較的低速の基準クロックに同
期して入力される。この２系統の入力によってメモリア
レイ６−１がアクセスされる。このアクセスによってメ
モリアレイ６−１から読み出された記憶データすなわち
デジタル画像信号は、アナログ部１３−２のＤＡ変換器
６−７でアナログ画像信号に変換されて出力される。こ
のようにして出力されるアナログ画像信号Ｖ。によって
、カラーＣＲＴにカラー画像を表示させることができる
。
第１４図は本発明の第６実施例による半導体集積回路装
置の概略構成を示す。
置の概略構成を示す。
同図に示す半導体集積回路装置ＩＣ６は、第１３図に示
した半導体集積回路装置ＩＣ５にテスト回路１４．−１
．１４−２を設けたものである。この場合、テスト回路
１４−１．１４−２は、デジタル部用テスト回路１４−
１と、アナログ部用テスト回路１４−２とに分けて設け
られている。
した半導体集積回路装置ＩＣ５にテスト回路１４．−１
．１４−２を設けたものである。この場合、テスト回路
１４−１．１４−２は、デジタル部用テスト回路１４−
１と、アナログ部用テスト回路１４−２とに分けて設け
られている。
デジタル部用テスト回路１４−１は、外部入力端子（図
示省略）から入力回路を介して与えられるテスト条件に
基づいて、高速および低速側デジタル部１３−１のテス
トを行なう。アナログ部用テスト回路部１４−２は、外
部入力端子８（図示省略）から与えられるテスト条件に
基づいて、アナログ部１３−２のテストを行なう。
示省略）から入力回路を介して与えられるテスト条件に
基づいて、高速および低速側デジタル部１３−１のテス
トを行なう。アナログ部用テスト回路部１４−２は、外
部入力端子８（図示省略）から与えられるテスト条件に
基づいて、アナログ部１３−２のテストを行なう。
このように、デジタル部１３−１とアナログ部１３−２
のテストを別々のテスト回路１４−１と１４−２によっ
て行なわせることにより、第１２図に示した実施例の場
合と同様に、テストパターン作成の簡略化およびテスト
の適正化による信頼性の向上といった効果が得られる。
のテストを別々のテスト回路１４−１と１４−２によっ
て行なわせることにより、第１２図に示した実施例の場
合と同様に、テストパターン作成の簡略化およびテスト
の適正化による信頼性の向上といった効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、高速側回路ブロックと低速側回路ブロックの他
に、両回路ブロックの中間の速度で動作する回路構造を
有する中速型回路ブロックを加える構成であってもよい
。
に、両回路ブロックの中間の速度で動作する回路構造を
有する中速型回路ブロックを加える構成であってもよい
。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるカラーパレット用マ
ルチポートＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えばマイクロプロセ
ッサあるいはゲートアレイなどにも適用できる。
をその背景となった利用分野であるカラーパレット用マ
ルチポートＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えばマイクロプロセ
ッサあるいはゲートアレイなどにも適用できる。
［発明の効果］
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、同一半導体集積回路装置内にて、同種の機能
をもつ回路ブロックを複数形成するとともに、同種の機
能を構成する複数の回路ブロックの回路構造をブロック
間で異ならせる構成によって、高速が要求される動作は
高速化に適した回路構造を有する回路ブロックに行なわ
せることができる一方、必ずしも高速化を要しない動作
は低消費電力化および高集積化に適した回路構造を有す
る回路ブロックに行なわせることができるため、複数の
速度環境をもつシステムあるいは装置を効率良く構成す
るとともに、高速を必要とするシステムあるいは装置の
構成を最適化することができる、という効果が得られる
。
をもつ回路ブロックを複数形成するとともに、同種の機
能を構成する複数の回路ブロックの回路構造をブロック
間で異ならせる構成によって、高速が要求される動作は
高速化に適した回路構造を有する回路ブロックに行なわ
せることができる一方、必ずしも高速化を要しない動作
は低消費電力化および高集積化に適した回路構造を有す
る回路ブロックに行なわせることができるため、複数の
速度環境をもつシステムあるいは装置を効率良く構成す
るとともに、高速を必要とするシステムあるいは装置の
構成を最適化することができる、という効果が得られる
。
第１図は本発明の第１実施例による半導体集積回路装置
の概略構成を示す図、 第２図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図。 第３図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、第４図は低速側回路ブ
ロックの構成要素である回路ユニットの回路構造の別の
例を示す図、第５図は高速側回路ブロックの構成要素で
ある回路ユニットの回路構造の別の例を示す図、第６図
は本発明の第２実施例による半導体集積回路装置の概略
構成を示す図、 第７図（Ａ）は第６図の半導体集積口ｇ装置に形成され
ている高速側デコーダ回路の構成例を部分的に示す図、 第７図（Ｂ）はＢＣＬ回路の具体的な回路図、第８図（
Ａ）は第６図の半導体集積回路装置に形成されている低
速側デコーダ回路の構成例を部分的に示す図、 第８図（Ｂ）は０Ｍ０３回路の具体的な回路図、第９図
は第６図に示した半導体集積回路装置に形成されている
メモリアレイとその周辺選択回路との関係を示す図。 第１０図は第６図に示した半導体集積回路装置に形成さ
れているメモリアレイ内の記憶セル付近の状態を示す図
。 第１１図は本発明の第３実施例による半導体集積回路装
置の概略構成を示す図。 第１２図は本発明の第４実施例による半導体集積回路装
置の概略構成を示す図。 第１３図は本発明の第５実施例による半導体集積回路装
置の概略構成を示す図。 第１４図は本発明の第６実施例による半導体集積回路装
置の概略構成を示す図である。 ＩＣＩ〜ＩＣ６・・・・半導体集積回路装置、１−１〜
１−ｎ・・・・高速側回路ブロック、ｌ−１’〜１−ｎ
′・・・・低速側回路ブロック、６−１・・・・メモリ
アレイ、６−２・・・・高速側周辺回路、６−２′・・
・・低速側周辺回路、６−３・・・・高速側入力回路、
６−３’・・・・低速側入力回路、６−４・・・・高速
側デコーダ回路、６−４′・・・・低速側デコーダ回路
、Ｗ・・・・高速側ワード線、Ｗ′・・・・低速側ワー
ド線、Ｄ・・・・高速側データ線、Ｄ′・・・・低速側
データ線、１１−１・・・・同時選択禁止回路、１２−
１・・・・高速側テスト回路、１２−１’ ・・・・低
速側テスト回路、１３−１・・・・デジタル部、１３−
２・・・・アナログ部、１４−１・・・・デジタル部用
テスト回路、１４−２・・・・アナログ部用テスト回路
。 第 １ 図 ＣＩ 第 ４ 図 第 ５ 図第６図 第 ７ 図 第 ８ 図 （Ａ） （Ｂ） ８−Ｄ−。 ＣＭＯＳ ＧＮＤ 第１０図 第１１図 第１３図
の概略構成を示す図、 第２図は低速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図。 第３図は高速側回路ブロックの構成要素である回路ユニ
ットの回路構造の一例を示す図、第４図は低速側回路ブ
ロックの構成要素である回路ユニットの回路構造の別の
例を示す図、第５図は高速側回路ブロックの構成要素で
ある回路ユニットの回路構造の別の例を示す図、第６図
は本発明の第２実施例による半導体集積回路装置の概略
構成を示す図、 第７図（Ａ）は第６図の半導体集積口ｇ装置に形成され
ている高速側デコーダ回路の構成例を部分的に示す図、 第７図（Ｂ）はＢＣＬ回路の具体的な回路図、第８図（
Ａ）は第６図の半導体集積回路装置に形成されている低
速側デコーダ回路の構成例を部分的に示す図、 第８図（Ｂ）は０Ｍ０３回路の具体的な回路図、第９図
は第６図に示した半導体集積回路装置に形成されている
メモリアレイとその周辺選択回路との関係を示す図。 第１０図は第６図に示した半導体集積回路装置に形成さ
れているメモリアレイ内の記憶セル付近の状態を示す図
。 第１１図は本発明の第３実施例による半導体集積回路装
置の概略構成を示す図。 第１２図は本発明の第４実施例による半導体集積回路装
置の概略構成を示す図。 第１３図は本発明の第５実施例による半導体集積回路装
置の概略構成を示す図。 第１４図は本発明の第６実施例による半導体集積回路装
置の概略構成を示す図である。 ＩＣＩ〜ＩＣ６・・・・半導体集積回路装置、１−１〜
１−ｎ・・・・高速側回路ブロック、ｌ−１’〜１−ｎ
′・・・・低速側回路ブロック、６−１・・・・メモリ
アレイ、６−２・・・・高速側周辺回路、６−２′・・
・・低速側周辺回路、６−３・・・・高速側入力回路、
６−３’・・・・低速側入力回路、６−４・・・・高速
側デコーダ回路、６−４′・・・・低速側デコーダ回路
、Ｗ・・・・高速側ワード線、Ｗ′・・・・低速側ワー
ド線、Ｄ・・・・高速側データ線、Ｄ′・・・・低速側
データ線、１１−１・・・・同時選択禁止回路、１２−
１・・・・高速側テスト回路、１２−１’ ・・・・低
速側テスト回路、１３−１・・・・デジタル部、１３−
２・・・・アナログ部、１４−１・・・・デジタル部用
テスト回路、１４−２・・・・アナログ部用テスト回路
。 第 １ 図 ＣＩ 第 ４ 図 第 ５ 図第６図 第 ７ 図 第 ８ 図 （Ａ） （Ｂ） ８−Ｄ−。 ＣＭＯＳ ＧＮＤ 第１０図 第１１図 第１３図
Claims (1)
- 【特許請求の範囲】 １、同一半導体集積回路装置内にて、同種の機能を有す
る複数の回路ブロックが形成されるとともに、同種の機
能を構成する複数の回路ブロックがブロックごとに互い
に異なる回路構造によって構成されていることを特徴と
する半導体集積回路装置。 ２、相対的に高速動作に適した回路構造を有する回路ブ
ロックと、相対的に低消費電力および高集積化に適した
回路構造を有する回路ブロックとがそれぞれ、同種の機
能を構成していることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３、同一半導体集積回路装置内にて、相対的に高速動作
に適した回路構造を有する高速側回路ブロックと、低消
費電力化および高集積化に適した回路構造を有する低速
側回路ブロックと、高速側回路ブロックと低速側回路ブ
ロックの両方からアクセスされる共通回路ブロックとが
形成されていることを特徴とする半導体集積回路装置。 ４、高速側回路ブロックの回路構造と低速側回路ブロッ
クの回路構造の組み合せとして、高速側がバイポーラ・
ＣＭＯＳ複合論理回路であって、低速側が純ＣＭＯＳ論
理回路であることを特徴とする特許請求の範囲第３項記
載の半導体集積回路装置。 ５、共通回路ブロックとしてメモリアレイが形成されて
いることを特徴とする特許請求の範囲第３項または第４
項記載の半導体集積回路装置。 ６、同一半導体集積回路装置内にて、相対的に高速動作
に適した回路構造を有する高速側回路ブロックと、低消
費電力化および高集積化に適した回路構造を有する低速
側回路ブロックと、上記高速側回路ブロックと上記低速
側回路ブロックとをそれぞれ独立してテストする高速側
用テスト回路と低速側用テスト回路とを備えたことを特
徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115183A JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
| KR1019890006175A KR0129128B1 (ko) | 1988-05-11 | 1989-05-09 | 반도체집적회로장치 |
| EP89108523A EP0341726B1 (en) | 1988-05-11 | 1989-05-11 | Semiconductor integrated circuit device and system using the same |
| DE68928552T DE68928552T2 (de) | 1988-05-11 | 1989-05-11 | Integrierte Halbleiterschaltung und System unter Verwendung derselben Schaltung |
| US08/112,982 US5398047A (en) | 1988-05-11 | 1993-08-30 | Semiconductor integrated circuit device including high-speed operating circuit and low-speed operating circuit, and system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115183A JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283952A true JPH01283952A (ja) | 1989-11-15 |
| JP2663138B2 JP2663138B2 (ja) | 1997-10-15 |
Family
ID=14656411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115183A Expired - Fee Related JP2663138B2 (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5398047A (ja) |
| EP (1) | EP0341726B1 (ja) |
| JP (1) | JP2663138B2 (ja) |
| KR (1) | KR0129128B1 (ja) |
| DE (1) | DE68928552T2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
| JPH10502181A (ja) * | 1994-06-20 | 1998-02-24 | ネオマジック・コーポレイション | メモリインタフェースのないグラフィックスコントローラ集積回路 |
| JPH09306183A (ja) * | 1996-05-10 | 1997-11-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5742557A (en) * | 1996-06-20 | 1998-04-21 | Northern Telecom Limited | Multi-port random access memory |
| JPH1040685A (ja) * | 1996-07-23 | 1998-02-13 | Mitsubishi Electric Corp | 同期型記憶装置および同期型記憶装置におけるデータ読み出し方法 |
| US7286417B2 (en) * | 2005-06-21 | 2007-10-23 | Micron Technology, Inc. | Low power dissipation voltage generator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60252280A (ja) * | 1984-05-28 | 1985-12-12 | Advantest Corp | ロジツクアナライザ |
| JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3700915A (en) * | 1971-01-18 | 1972-10-24 | Motorola Inc | Full-power/half-power logic gate |
| JPS5596158A (en) * | 1979-01-16 | 1980-07-22 | Olympus Optical Co | Medicating tube |
| US4357703A (en) * | 1980-10-09 | 1982-11-02 | Control Data Corporation | Test system for LSI circuits resident on LSI chips |
| JPS58172021A (ja) * | 1982-04-02 | 1983-10-08 | Nec Corp | 半導体集積回路装置 |
| US4541076A (en) * | 1982-05-13 | 1985-09-10 | Storage Technology Corporation | Dual port CMOS random access memory |
| JPH0669142B2 (ja) * | 1983-04-15 | 1994-08-31 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6055386A (ja) * | 1983-09-07 | 1985-03-30 | 日本電気株式会社 | 半導体メモリ |
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
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