JPS58172021A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58172021A JPS58172021A JP57054882A JP5488282A JPS58172021A JP S58172021 A JPS58172021 A JP S58172021A JP 57054882 A JP57054882 A JP 57054882A JP 5488282 A JP5488282 A JP 5488282A JP S58172021 A JPS58172021 A JP S58172021A
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- Japan
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- circuit
- current
- resistance
- resistances
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスタースライス方式を用いた半導体集積回路
装置に関し、特にゲートアレイに関する。
装置に関し、特にゲートアレイに関する。
集積回路の進歩は近年口をみはるものがあり、寓集積・
高性能集積囲路が開発されつつある。しかし高集積化が
進むにつれ、設計から試作品入手迄の期間、いわゆるタ
ーンアラウンドタイム（ＴＡＴ）は、増々長くなる傾向
にある。この問題解決の為、最近ではいわゆるマスター
スライス方式を用（・たゲートアレイが脚光をあびてい
る、これは、抵抗、トランジスタ、コンデンサ等の素子
を１個もしくは複数個含みこれらをある所定の関係に配
置したセルを半導体チップ上に行列上に配設し、その後
金属配線により、１個もしくは複数個のセル内の素子間
を接続することによって、基本論理回路を構成するとと
もに、この基本論理回路間を相互接続することにより所
望の論理を得る集積回路である。従ってゲートアレイに
おいては、集積回路の製造工程のうち配線工程のみの変
更により、異った機能をもった集積回路が得られるため
、専用設計の集積回路に比べその開発期関すなわちＴＡ
Ｔを大幅に短く出来る。
高性能集積囲路が開発されつつある。しかし高集積化が
進むにつれ、設計から試作品入手迄の期間、いわゆるタ
ーンアラウンドタイム（ＴＡＴ）は、増々長くなる傾向
にある。この問題解決の為、最近ではいわゆるマスター
スライス方式を用（・たゲートアレイが脚光をあびてい
る、これは、抵抗、トランジスタ、コンデンサ等の素子
を１個もしくは複数個含みこれらをある所定の関係に配
置したセルを半導体チップ上に行列上に配設し、その後
金属配線により、１個もしくは複数個のセル内の素子間
を接続することによって、基本論理回路を構成するとと
もに、この基本論理回路間を相互接続することにより所
望の論理を得る集積回路である。従ってゲートアレイに
おいては、集積回路の製造工程のうち配線工程のみの変
更により、異った機能をもった集積回路が得られるため
、専用設計の集積回路に比べその開発期関すなわちＴＡ
Ｔを大幅に短く出来る。
この理由で、ゲートアレイは、集積回路を使用する、あ
らゆる分野から注目されているが、゛その適用分野が広
大であるため、要求される性能と消費電力は実に多様で
ある。一般的に集積回路ではその消費電力と性能は相反
関係にあり、高性能（高速動作）集積回路では、消費電
力も多くなる。
らゆる分野から注目されているが、゛その適用分野が広
大であるため、要求される性能と消費電力は実に多様で
ある。一般的に集積回路ではその消費電力と性能は相反
関係にあり、高性能（高速動作）集積回路では、消費電
力も多くなる。
これは集積回路の性能が、回路を構成するトランジスタ
の各種浮遊容量と、負荷抵抗によって決められるからで
ある。簡単に言えば性能（動作速度）は容量Ｃと抵抗凡
の積に逆比例する。従って容量Ｃが一定のとき、抵抗Ｒ
を小さくすればＣと凡の積が小さく、即ち高性能が得ら
れ、逆に抵抗Ｒを大きくすればＣと凡の積が大きく、性
能は落ちるが、消費電力は少くなる。
の各種浮遊容量と、負荷抵抗によって決められるからで
ある。簡単に言えば性能（動作速度）は容量Ｃと抵抗凡
の積に逆比例する。従って容量Ｃが一定のとき、抵抗Ｒ
を小さくすればＣと凡の積が小さく、即ち高性能が得ら
れ、逆に抵抗Ｒを大きくすればＣと凡の積が大きく、性
能は落ちるが、消費電力は少くなる。
従って、ゲートアレイにおいて、セル内の抵抗値を何ら
かの手段で変えることによって、その抵抗変化に対応し
た性能と消費電力を得ることが出来る。従来、この種ゲ
ートアレイを実現する方法として、第１図に示す様なセ
ル構成をもったものが提案されている。
かの手段で変えることによって、その抵抗変化に対応し
た性能と消費電力を得ることが出来る。従来、この種ゲ
ートアレイを実現する方法として、第１図に示す様なセ
ル構成をもったものが提案されている。
第１図は従来の２入力端子切換型論理回路のセル構成の
一例を示す配置図である。
一例を示す配置図である。
Ｍ１図において鳥、鶏、 ｌ（、、Ｒ，はコレクタ負荷
用抵抗、ｑ、Ｑ！、Ｑ、は電流スイッチ用トランジスタ
、塊、九及びｑは定電流源用抵抗及びトランジスタであ
る。コレクタ９荷用抵抗のうち也。
用抵抗、ｑ、Ｑ！、Ｑ、は電流スイッチ用トランジスタ
、塊、九及びｑは定電流源用抵抗及びトランジスタであ
る。コレクタ９荷用抵抗のうち也。
■−と定電流源用抵抗Ｒ２は大電流用である。コレクタ
負荷用抵抗のうちのル、鳥と定電流源用抵抗）Ｒ６は小
電流用である。すなわち川〈鳥。
負荷用抵抗のうちのル、鳥と定電流源用抵抗）Ｒ６は小
電流用である。すなわち川〈鳥。
Ｋｍ ＜ Ｒ＜ 、 Ｒ，＜八 なる関係にある。従っ
て、高速か必要な場合は、大電流用の抵抗を接続し、ま
た消費電力を少くする場合は小電流用の抵抗を接続する
ことにより所望の特性を得ることが出来るものである。
て、高速か必要な場合は、大電流用の抵抗を接続し、ま
た消費電力を少くする場合は小電流用の抵抗を接続する
ことにより所望の特性を得ることが出来るものである。
しかしながら、この様なセル構成では、多種の電、流値
を得るには、その種類の数だけの抵抗をセル内に含んで
いる必要がある為、セルの面積か大きくなり、集積度が
上がらないという欠点かあった。
を得るには、その種類の数だけの抵抗をセル内に含んで
いる必要がある為、セルの面積か大きくなり、集積度が
上がらないという欠点かあった。
本発明は上記欠点を除き、性能が異なる多種のゲートア
レイをセル面積の増加を最小にして実現するセル構成を
有する半導体集積回路装置を提供するものである。
レイをセル面積の増加を最小にして実現するセル構成を
有する半導体集積回路装置を提供するものである。
本発明の半導体集積回路装置は、電流切換型論理回路を
基本回路とするマスタースライス方式を用いた半導体集
積回路装置において、前記を流切換型論理回路のコレク
タ負荷抵抗及び定電流源用抵抗が、予め一端のコンタク
トか第１もしくは第２の電源に接続された被数個の抵抗
と両端のコンタクトが開放された被数個の抵抗からなる
セル構成を有することを特徴とする。
基本回路とするマスタースライス方式を用いた半導体集
積回路装置において、前記を流切換型論理回路のコレク
タ負荷抵抗及び定電流源用抵抗が、予め一端のコンタク
トか第１もしくは第２の電源に接続された被数個の抵抗
と両端のコンタクトが開放された被数個の抵抗からなる
セル構成を有することを特徴とする。
前記の予め一端か第１もしくは第２の電源に接続された
複数個の抵抗１↓少くとも３ヶ以上のコンタクト部を有
する。
複数個の抵抗１↓少くとも３ヶ以上のコンタクト部を有
する。
次に本発明を実施例により峰細に説明する。
第２図は本発明の第１の実施例の配置図である。
第２図に示す電流切換型論理回路の基本セルが複数個繰
返して半導体基板に形成されて半導体集積回路が構成さ
れる。第２図において、鳥、１ｌｌＬ。
返して半導体基板に形成されて半導体集積回路が構成さ
れる。第２図において、鳥、１ｌｌＬ。
は一端のコンタクトを接地電源に接続したコレクタ負荷
用抵抗、鳥、八。はそれぞれ抵抗へおよびＲ，と組をな
す両端のコンタクトを開放にし、たコレクタ負荷用抵抗
Ｑ、、Ｑ、、Ｑ、は電流スイッチを構成するトランジス
タ、Ｑｓは定電流用トランジスタ、Ｒ８，は一端のコン
タクトを９電源に接続した定電流源用抵抗であり、Ｒ□
は抵抗Ｒ□と組をなす両端の抵抗を開放にした定電流用
抵抗である。
用抵抗、鳥、八。はそれぞれ抵抗へおよびＲ，と組をな
す両端のコンタクトを開放にし、たコレクタ負荷用抵抗
Ｑ、、Ｑ、、Ｑ、は電流スイッチを構成するトランジス
タ、Ｑｓは定電流用トランジスタ、Ｒ８，は一端のコン
タクトを９電源に接続した定電流源用抵抗であり、Ｒ□
は抵抗Ｒ□と組をなす両端の抵抗を開放にした定電流用
抵抗である。
図より明らかな様に、抵抗島、鴇。及び八、はその両端
のコンタクトが開放されていることによりそれと組をな
す抵抗へ、塊及びＲ１１と直列接続することが可能であ
る。すなわち、各組の抵抗を直列接続して抵抗値を大き
くし、電流値を小さくすれば動作速度は低速であるが最
も消費電力の少ない電流切換型論理回路が得られる。ま
た、両端のコンタクトが開放された抵抗”ｏ −ＲＩ２
及びＲ１２の一端のコンタクトをそれと組をなす抵抗の
一端のコンタクトが接続され、ている電源に接続すれば
従来例と同様の使用が可能である。すなわち、高速が必
要な場合は、電流を多くするために所望の動作速度に合
わせ、各組の抵抗のうち一方を使用するか、または並列
に接続することによって達成出来る。
のコンタクトが開放されていることによりそれと組をな
す抵抗へ、塊及びＲ１１と直列接続することが可能であ
る。すなわち、各組の抵抗を直列接続して抵抗値を大き
くし、電流値を小さくすれば動作速度は低速であるが最
も消費電力の少ない電流切換型論理回路が得られる。ま
た、両端のコンタクトが開放された抵抗”ｏ −ＲＩ２
及びＲ１２の一端のコンタクトをそれと組をなす抵抗の
一端のコンタクトが接続され、ている電源に接続すれば
従来例と同様の使用が可能である。すなわち、高速が必
要な場合は、電流を多くするために所望の動作速度に合
わせ、各組の抵抗のうち一方を使用するか、または並列
に接続することによって達成出来る。
第３図（ａ）、 （ｂ）は第２図に示す第１の実施例の
使用例の回路図である。
使用例の回路図である。
第２図と同等部分は同一記号をもって示し、破線は接続
の為の金網配線を示す。第３図（（転）は各組の抵抗を
直列接続したものであり、この様に接続することによっ
て最も消費電力の少い電流切換型論理回路が得られる。
の為の金網配線を示す。第３図（（転）は各組の抵抗を
直列接続したものであり、この様に接続することによっ
て最も消費電力の少い電流切換型論理回路が得られる。
第３図伽）は各組の抵抗を並列接続したものであり、こ
の様に接続することによって最も高速の電流切換型論理
回路が得られる。
の様に接続することによって最も高速の電流切換型論理
回路が得られる。
この様に、本発明は従来のものが抵抗の一端のコンタク
トが負電源または接地電源に固定接続されていた為直列
接続が出来なかったのに比べ、抵抗接続の自由度を増し
たものであり、同一セル面積において多種の抵抗値、す
なわち電流値の組合せをもった電流切換型論理回路が得
られる、換言すわば、多種の性能のゲートアレイをセル
面積の増加なしに得ることが出来るセル構成を持った半
導体集積回路装置を実現出来る。
トが負電源または接地電源に固定接続されていた為直列
接続が出来なかったのに比べ、抵抗接続の自由度を増し
たものであり、同一セル面積において多種の抵抗値、す
なわち電流値の組合せをもった電流切換型論理回路が得
られる、換言すわば、多種の性能のゲートアレイをセル
面積の増加なしに得ることが出来るセル構成を持った半
導体集積回路装置を実現出来る。
第４図は本発明の第２の実施例の配置図である。
第１の実施例と同様に、この基本セルが複数個半導体基
板に形成されて半導体集積回路装置が構成される。第４
図において、Ｒ工、Ｒ１４は一端のコンタクトを接地電
源に接続したコレクタ負荷抵抗Ｑ・＃ Ｑ、ＩＱ及びＱ
ｌｌは電流スイッチな構成するトランジスタ槍Ｑ＋ｔは
定電流源用トランジスタ、ＲＩＩ＋は一端のコンタクト
を負電源に接続した定電流源用抵抗である。抵抗に％Ｂ
、 Ｒ１４及びｉ（、、、はその両端のコンタクト以
外に中央部にもコンタクトを持っていることにより、使
用するコンタクトを変更することが出来る。すなわち、
端のコンタクトを使用して抵抗値を太き（し、電流値を
小さくすれば動作速度は低速であるが、消費電力の小さ
い電、光切換型論理回路が達成出来る。また、中央部の
コンタクトを使用した場合、抵抗値は約半分と小さくな
り電流値は大きくなる。従って、高速の電、光切換型論
理回路が達成出来る。
板に形成されて半導体集積回路装置が構成される。第４
図において、Ｒ工、Ｒ１４は一端のコンタクトを接地電
源に接続したコレクタ負荷抵抗Ｑ・＃ Ｑ、ＩＱ及びＱ
ｌｌは電流スイッチな構成するトランジスタ槍Ｑ＋ｔは
定電流源用トランジスタ、ＲＩＩ＋は一端のコンタクト
を負電源に接続した定電流源用抵抗である。抵抗に％Ｂ
、 Ｒ１４及びｉ（、、、はその両端のコンタクト以
外に中央部にもコンタクトを持っていることにより、使
用するコンタクトを変更することが出来る。すなわち、
端のコンタクトを使用して抵抗値を太き（し、電流値を
小さくすれば動作速度は低速であるが、消費電力の小さ
い電、光切換型論理回路が達成出来る。また、中央部の
コンタクトを使用した場合、抵抗値は約半分と小さくな
り電流値は大きくなる。従って、高速の電、光切換型論
理回路が達成出来る。
この様に、抵抗の両端部分以外にあらかじめコンタクト
を設けておき、接続の変更により、種々の抵抗値を得る
ことが出来る。また、この構成は半導体基板上に実現す
る際、第１図及び第２図に示した様に抵抗値を変えるの
ＫＩＮ数個の抵抗を用いる必要かなくさらに接続の為の
金属配線のパターンも複雑にならない為、セル面積を小
さく出来る。
を設けておき、接続の変更により、種々の抵抗値を得る
ことが出来る。また、この構成は半導体基板上に実現す
る際、第１図及び第２図に示した様に抵抗値を変えるの
ＫＩＮ数個の抵抗を用いる必要かなくさらに接続の為の
金属配線のパターンも複雑にならない為、セル面積を小
さく出来る。
第５図（ａ）、 （ｂ）は第４図に示す第２の実施例の
使用例の回路図である。
使用例の回路図である。
第４図と同じ部分は同一記号で示し、破線は接続のため
の金網配線を示す。第５図（ｍｌは抵抗の端のコンタク
トを使用したものであり、この様に接続することによっ
て、最も消費電力の少ない電流切換型論理回路が得られ
る。第５図５）は抵抗の中央部のコンタクトを使用した
ものであり、この様に接続することによって高速の電流
切換製論理回路が得られる。
の金網配線を示す。第５図（ｍｌは抵抗の端のコンタク
トを使用したものであり、この様に接続することによっ
て、最も消費電力の少ない電流切換型論理回路が得られ
る。第５図５）は抵抗の中央部のコンタクトを使用した
ものであり、この様に接続することによって高速の電流
切換製論理回路が得られる。
尚、第４図では抵抗の両端部以外のコンタクト位置とし
て中央部を例にして説明したが、両端部以外の任意の位
置にコンタクトを設けても本発明の効果は変らないこと
は明らかである。
て中央部を例にして説明したが、両端部以外の任意の位
置にコンタクトを設けても本発明の効果は変らないこと
は明らかである。
以上詳細に説明したように、本発明のセル構成の電流切
換型論理回路を基本回路とする基本セルを半導体基板に
複数個形成することにより、性能の異なる多種のゲート
アレイを小さなチップ面積で実現出来るという効果が得
られる。
換型論理回路を基本回路とする基本セルを半導体基板に
複数個形成することにより、性能の異なる多種のゲート
アレイを小さなチップ面積で実現出来るという効果が得
られる。
第１図は従来の２入力端子切換型論理回路のセル構成の
一例を示す配置図、第２図は本発明の第１の実施例のｆ
ｉｔ図、第３図（ａ）、［有］）は第２図に示す第１の
実施例の使用例の回路図、第４図は、本発明の第２の実
施例の配置図、第５図（ａ）、 （ｂ）は第４図に示す
第２の実施例の使用例の回路図である。 Ｒ８−Ｒ１，・・・・・・抵抗、Ｑｔ〜Ｑ＋ｔ・・・・
・・トランジスタ、■、・・・・・・基準電位、■、・
・・・・・定電流源用基準電位、■、・・・・・・負電
源。 第１図 第２図 （の） （ｂ）榮３図 ３ ９ｓ４図
一例を示す配置図、第２図は本発明の第１の実施例のｆ
ｉｔ図、第３図（ａ）、［有］）は第２図に示す第１の
実施例の使用例の回路図、第４図は、本発明の第２の実
施例の配置図、第５図（ａ）、 （ｂ）は第４図に示す
第２の実施例の使用例の回路図である。 Ｒ８−Ｒ１，・・・・・・抵抗、Ｑｔ〜Ｑ＋ｔ・・・・
・・トランジスタ、■、・・・・・・基準電位、■、・
・・・・・定電流源用基準電位、■、・・・・・・負電
源。 第１図 第２図 （の） （ｂ）榮３図 ３ ９ｓ４図
Claims (2)
- （１）電流切換型論理回路を基本回路とするマスタース
ライス方式を用いた半導体集積回路装置において、前記
電流切換型論理回路のコレクタ負荷抵抗及び定電流回路
の抵抗が、予め一端が第１もしくは第２の電源に接続さ
れた複数個の抵抗及びそれと組をなす両端が開放された
複数個の抵抗からなることを特徴とする半導体集積回路
装置。 - （２）前記予め一端が第１もしくは第２の電源に接続さ
れた複数個の抵抗が少くとも３ヶ以上のコンタクトを有
することを特徴とする特許請求の範囲第（１）項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054882A JPS58172021A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054882A JPS58172021A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58172021A true JPS58172021A (ja) | 1983-10-08 |
Family
ID=12982954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054882A Pending JPS58172021A (ja) | 1982-04-02 | 1982-04-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172021A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0144218A2 (en) * | 1983-11-30 | 1985-06-12 | Fujitsu Limited | ECL Gate array |
| EP0341726A2 (en) * | 1988-05-11 | 1989-11-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and system using the same |
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 |
-
1982
- 1982-04-02 JP JP57054882A patent/JPS58172021A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0144218A2 (en) * | 1983-11-30 | 1985-06-12 | Fujitsu Limited | ECL Gate array |
| EP0341726A2 (en) * | 1988-05-11 | 1989-11-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and system using the same |
| US5398047A (en) * | 1988-05-11 | 1995-03-14 | Hitachi, Ltd. | Semiconductor integrated circuit device including high-speed operating circuit and low-speed operating circuit, and system using the same |
| US5751169A (en) * | 1996-05-02 | 1998-05-12 | Motorola, Inc. | Emitter coupled logic (ECL) gate which generates intermediate signals of four different voltages |
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